AR# 29598

LogiCORE IP Floating Point Operator (FPO) - リリース ノートおよび既知の問題

説明

このアンサーでは、CORE Generator ツールの LogiCORE IP Floating Point Operator のリリース ノートおよび既知の問題を示します。

コアの各バージョンについて、次の情報が掲載されています。

  • 新機能
  • 修正点
  • 既知の問題

LogiCORE IP Floating Point Operator ラウンジ :
http://japan.xilinx.com/products/ipcenter/FLOATING_PT.htm

ソリューション

LogiCORE IP Floating Point Operator の一般的な問題

  • Virtex-6 低消費電力デバイスのサポートがこのリリースで追加されましたが、この IP はまだサポートされていないため CORE Generator ツールで生成できません。
    この問題を回避するには、同等の Virtex-6 LXT デバイスをターゲットにしてプロジェクトを設定し、プレースホルダー IP を生成して、Virtex-6 低電力パーツが 11.3 で追加されたときに IP を生成し直すことができるようにしておきます。

LogiCORE IP Floating Point Operator v6.2

  • Vivado 2012.4 デザイン ツールでリリース

サポートされるデバイス (Vivado)

  • すべての 7 シリーズ デバイス (Zynq-7000 を除く)

新機能

  • ISE デザイン ツールのサポートを削除
  • 新規演算子 :
    • 対数
    • 融合乗加算
    • 累積

修正点

既知の問題 (Vivado)

  • (ザイリンクス アンサー 50909) 2012.2 Vivado シミュレータ - IP に対して Vivado シミュレータでビヘイビアー シミュレーション フローを使用すると、エラーまたはデータの不一致が発生する

LogiCORE IP Floating Point Operator v6.1

  • ISE 14.2 および Vivado 2012.2 でリリース

サポートされるデバイス (ISE)

  • すべての 7 シリーズ
  • すべての Virtex-6
  • すべての Spartan-6

サポートされるデバイス (Vivado)

  • すべての 7 シリーズ デバイス (Zynq-7000 を除く)

新機能

  • 新規演算子 :
    • 絶対値
    • 自然アルゴリズム

修正点

  • なし

既知の問題 (ISE)

  • なし

既知の問題 (Vivado)

  • (ザイリンクス アンサー 50927) - Vivado シミュレータ 2012.2 を使用するとコンパイルできないというエラー メッセージが表示される
  • (ザイリンクス アンサー 50909) 2012.2 Vivado シミュレータ - IP に対して Vivado シミュレータでビヘイビアー シミュレーション フローを使用すると、エラーまたはデータの不一致が発生する
  • (ザイリンクス アンサー 52199) - 2012.2 の Vivado 合成 で Floating Point Operator を合成すると「CRITICALWARNING: [EDIF 20-96]」というエラー メッセージが表示される


LogiCORE IP Floating Point Operator v6.0

  • ISE Design Suite 13.2 でリリース
サポートされるデバイス
*ISE Design Suite でこれらのデバイスにアクセスする場合は、ザイリンクス FAE にご連絡ください。
  • Zynq-7000*
  • Virtex-7
  • Virtex-7 XT (7vx485t)
  • Virtex-7 -2L
  • Kintex-7
  • Kintex-7 -2L
  • Artix-7*
  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
  • Virtex-6 -1L XQ LXT/SXT
  • Spartan-6 XC LX/LXT
  • Spartan-6 XA LX/LXT
  • Spartan-6 XQ LX/LXT
  • Spartan-6 -1L XC LX
  • Spartan-6 -1L XQ LX
新機能
  • ISE 13.2 デザイン ツールをサポート
  • AXI4-Stream インターフェイス
  • 新規演算子 :
    • 逆数 : 1/x
    • 逆数平方根 : 1/sqrt(x)
  • ビット精度の C モデル
修正点
  • なし
既知の問題 (ISE)
  • なし

既知の問題 (Vivado)


LogiCORE IP Floating Point Operator v5.0
  • ISE Design Suite 11.2 でリリース
新機能
  • ISE 11.2 デザイン ツールをサポート
  • Virtex-6 および Spartan-6 デバイスをサポート
修正点
  • CR470172 - すべての演算子に対し map の -u オプションのサポート (PlanAhead ツールでの使用)
    • すべての演算子に map の -u オプションを使用する必要があります。
    • (ザイリンクス アンサー 30806) - ISE 10.1 で map -u オプションを PlanAhead ブロック ベースのインプリメンテーション機能と共に使用するとエラーが発生する
  • CR470376 : データシートでの SCLR/CE 優先順位を明確化
    • SCLR は CE より優先されることがデータシートの表 2 にある SCLR ポートの説明に追加されました。
  • CR487995 : SCLR でデータパスがクリアにならないことをデータシートに記述する必要がある
    • SCLR で制御パスのみがリセットされることが、データシートの表 2 にある SCLR ポートの説明に追加されました。
  • CR470377 : HDL ジェネリックのインターフェイスがサポートされなくなっていることをデータシートに記述
    • コア生成用にサポートされているカスタマ インターフェイスは CORE Generator インターフェイスのみです。HDL ジェネリックの記述はデータシートから削除されました。
  • CR477962 : データシートの数値の例を改善すべき
  • データシートにある C コードのプログラム例は、コアのビヘイビアーを単精度で再現できるようにすることを目的としているため非正規化されていない数値は使用されないことを前提にしています。このコードは、コアの HDL シミュレーションでの比較用に 16 進数の値を生成するのに使用できます。
  • CR483358 : 使用できない場合は SCLR をインターフェイスでグレー表示にすべき
    • レイテンシがゼロに設定されている場合、SCLR および CE は、クロック ポートがないので使用できなくなっています。
  • CR481413 : データシートに間違った式がある (2 ページ目。小数部)
    • 小数部の桁の低い部分 (隠れビット) は 1 に指定されています。つまり、1 <= b0.b1...bp-1 < 2 です。
既知の問題 LogiCORE IP Floating Point Operator v4.0
  • ISE 10.1 IP アップデート 1 でリリース
新機能
  • Spartan-3A DSP をサポート
  • Virtex-5 デバイスおよび DSP48E ベースの倍精度加算器のスピードを改善
  • Virtex-5 の単精度および倍精度の乗算器のレイテンシおよびリソースを低減
  • Virtex-5 の倍精度の乗算器の使用範囲を改善
  • 比較および丸め操作のレイテンシを低減
修正点
  • CR443418 : 非正規化数値のコアでの処理方法を詳細に説明するためデータシートを変更
  • CR442822 : Virtex-5 の単精度加算器のタイミング エラー - XST の ブロック RAM インターフェイス サポートが改善されたことにより、デバイスの 6 入力ルックアップ テーブルがブロック RAM に変換され、ブロック RAM への配線およびブロック RAM からの配線により、動作周波数が削減されていました。Virtex-5 で使用される BRAM のしきい値は 10.1 で増加され、このコア内で推論されることはなくなっています。XST のこの修正は、v3.0 および v4.0 のコアに適用されます。
  • CR441538 : NC-Sim 警告 - このシミュレーション モデルは v4.0 で修正され、警告メッセージは削除されるようになりました。- この警告は、v3.0 のコアでは表示されたままです。
  • CR433981 : 3 ページ目のポップアップ メッセージが間違っていた問題は、v4.0 で修正。- [Use Maximum Latency] がオンのときとオフのときのレイテンシ フィールドのポップアップ メッセージが逆になります。この問題は、修正されています。
  • CR468257 : XIL_MAP_NOCLIP_ON_ALL_SIGS_U が 1 に設定されていると、MAP を -u オプションで実行したときにエラーになる問題。 - PlanAhead のブロック ベースのインプリメンテーション機能で必要でした。 ポータビリティ問題は v4.0 で修正済みです。 加算/減算、DSP48/E/A ベースの乗算、比較、float-to-float 変換などの操作はこの方法でマップできるようになりました。
既知の問題
LogiCORE IP Floating Point Operator v3.0
  • ISE 8.2i IP アップデート 2 でリリース
新機能
  • 次の Virtex-5 サポートを追加
    • Virtex-5 では DSP48E、Virtex-4 では DSP48 を加算器で使用できるようにするオプションを追加
    • 乗算器で DSP48E をサポート
    • 1 つの DSP48E とロジックから単精度の乗算器を構築するオプションを追加
    • Virtex-5 のインプリメンテーションでレイテンシの低い加算器アーキテクチャをサポート
  • 高速度の加算器と乗算器でより高レベルのパイプラインをサポート
  • 平方根のサイズと速度を向上
  • 浮動小数点型の変換を追加
  • カスタマイズ ウィンドウにリソースおよび速度の予測を追加
  • Virtex および Spartan-II デバイスのサポートを削除これらのアーキテクチャをターゲットにする場合は、v2.0 のコアを使用してください。
修正点
  • CR 226251 : 比較の結果に大きい方の出力のビット 0 が使用されていましたが、1 ビットの結果が使用されるようになりました。
既知の問題
LogiCORE IP Floating Point Operator v2.0
  • ISE 8.1i IP アップデート 1 でリリース
新機能
  • 固定小数点の変換をサポート
  • ワード長の選択肢を拡張
  • レイテンシをユーザーが指定可能
  • 除算および平方根でのハードウェア再使用レベルを指定可能
  • クロック イネーブルをサポート
修正点
  • CR 213669 : データシートにタイミング情報を追加
  • CR 214410 : GUI にダイナミックなフォーマット図を追加
既知の問題
  • なし

LogiCORE IP Floating Point Operator v1.0 r1
  • ISE 7.1i IP アップデート 2 でリリース
新機能
  • なし
修正点
  • CR 209982 : データシートでコアの Verilog シミュレーション モデル生成方法の記述を修正
既知の問題
  • なし

LogiCORE IP Floating Point Operator v1.0
  • ISE 7.1i IP アップデート 1 でリリース
新機能
  • 初版
  • IEEE-754 準拠の Floating Point Operator (変更点は最小限で資料に記述)
  • クロック サイクルごとに命令が送信される高速動作用にコンフィギュレーション可能
  • 単精度および倍精度を含む規格内および規格外のサイズの加算、乗算、除算、平方根の計算をサポート
  • Virtex-4 DSP48 の機能をサポート
  • 単精度でマルチサイクルの除算および比較演算
  • VHDL ビヘイビアー モデル
  • XST から CORE Generator が自動的に起動され、コアを VHDL インスタンシエーションから直接生成可能
修正点
  • なし
既知の問題
  • なし

アンサー レコード リファレンス

関連アンサー レコード

AR# 29598
日付 10/10/2013
ステータス アクティブ
種類 リリース ノート
IP