AR# 29976

|

LogiCORE DDS (Direct Digital Synthesizer) Compiler - リリース ノートおよび既知の問題

説明

このアンサーでは、DDS Compiler コアのリリース ノートおよび既知の問題を示します。

コアの各バージョンについて、次の情報が掲載されています。

- 一般情報
- 新機能
- 修正点
- 既知の問題

LogiCORE DDS Compiler のラウンジ :

http://japan.xilinx.com/products/ipcenter/DDS_Compiler.htm


DDS Compiler は、以前リリースされていたザイリンクス DDS コアを置き換えるコアです (LogiCORE Direct Digital Synthesizer v5.0 を含む)。

DDS Compiler は、以前リリースされていたザイリンクス Sine-Cosine Look-Up Table (Sin Cos LUT) コアを置き換えるコアです(LogiCORE Sine-Cosine Look-Up Table (Sin Cos LUT) v5.0 を含む)。

ソリューション

LogiCORE DDS Compiler v5.0


- 新機能

- ISE 12.3 をサポート
- AXI4 ストリーム インターフェイス
- DDS Compiler v4.0、v3.0、v2.1、v2.0 からの自動コア アップデートをサポート

メモ : DDS Compiler v5.0 は v3.0 およびそれ以前のバージョンとはビット互換性がありません。特に、テイラー級数補正表の最初のエントリが全体的なビット精度を向上させるために最適化されています。ノイズ シェーピングなしの DDS の範囲を拡張すると、データ幅要件を低減する可能性があります。アップデート ファンクションは、位相幅および関連データ幅を保持するため、周波数分解能を調整することを目的にしています。このため指定周波数分解能パラメータが変更になる可能性があります。しかし、位相幅が保持されているので、実際の周波数分解能または位相値には影響がありません。また、レイテンシにも、新しいダイナミック位相インクリメントおよび位相オフセットのオプションに関して変更があります。Accumulator Latency が削除されました。


- 修正点

なし

- 既知の問題

なし


LogiCORE DDS Compiler v4.0

ISE 11.3 で初期リリース

新機能

- ISE 11.3 をサポート
- コアを位相ジェネレータまたは SIN/COS ルックアップ テーブルのみとして使用するためのオプションを追加
- Spurious Free Dynamic Range (SFDR) を 120dBs から 150dBs に増加
- システム レベルのパラメータ (SFDR および周波数分解能) またはハードウェア パラメータ (位相および出力幅) を使用して DDS をコンフィギュレーションするオプション
- 位相インクリメントおよび位相オフセットを変調用に定数、プログラマブル、またはダイナミックにコンフィギュレーションするオプション
- ノイズ シェーピングなしの SFDR 範囲を低周波数分解能で 150dBs に増加
- テイラー級数補正を低い SFDR (> 66dBs) で使用できるようになり、ブロック RAM リソースを減らして XtremeDSP スライスを増やすソリューションを提供
- テイラー級数補正を向上して以前のデータシートで説明されていた SFDR の制限を回避
- マルチチャネル DDS で位相幅を低減し、周波数分解能を保ちながらリソースを削減
- PHASE_OUT はオプションで設定可能
- DDS Compiler v3.0、v2.1、および v2.0 からの自動コア アップデートをサポート

修正点

- CR529605 : 整数の SFDR 値で Phase Angle Width が必要な幅より 1 ビット狭くなり、SFDR が 6dBs 低くなる問題を修正
- (ザイリンクス アンサー 33261)
- CR457411 : レイテンシの値によってマルチチャネル位相オフセット チャネルが 1 ずれる問題を修正
- (ザイリンクス アンサー 30325)
- アドレス バス (ADDR) が DATA、REG_SELECT、および WE と共にレジスタに取り込まれず、1 サイクルずれる問題を修正
- CR529789 : (ザイリンクス アンサー 33263)
- DDS の SIN/COS ルックアップ テーブルがメモリ タイプを分散 ROM に指定していてもブロック ROM にマップされることがある問題を修正
- CR529791 : (ザイリンクス アンサー 33264)
- プログラマブル位相インクリメントをレジスタ インターフェイスを介して書き込んだ場合の動作を修正
- CR492997
- [Latency Configuration] を [Auto] に設定した場合に GUI に表示されるレイテンシがコアのレイテンシと一致しない問題を修正
- CR529794


既知の問題

- [Optimization Goal] を [Speed] に設定すると v3.0 と比較してリソース使用量がわずかに増加します。詳細は、(ザイリンクス アンサー 33265) を参照してください。
- 102dBs と 120dBs の SFDR 間で 18k ブロック RAM の数が 1 から 2 に増加します。詳細は、(ザイリンクス アンサー 33372) を参照してください。


LogiCORE DDS Compiler v3.0

- コアの例の入手先は、(ザイリンクス アンサー 33254) を参照してください。

- ISE 11.2 でリリース
新機能

- ISE 11.2 ソフトウェアをサポート
- Virtex-6 および Spartan-6 デバイスをサポート
- Phase_Out ピンを追加

修正点

- テイラー級数補正を使用したときにオーバーフロー、低 SFDR、または不正な周波数が発生する問題を修正
- CR 478591 および CR 489147
- 説明 : オーバーフローにより、SIN または COSINE の正の最大値が負の最大値として表示されることがあります。

既知の問題

- ツールに関連したビット精度
- 修正バージョン : 11.3
- CR 506442 および (ザイリンクス アンサー 32121) を参照してください。
- 説明 : 合成済みモデルとビヘイビア モデルの出力に多少の差が見られることがあります。これらの差異は、SFDR および周波数には影響しません。Virtex-6 および Spartan-6 FPGA では、シミュレータとして ModelSim を使用した場合にこれらの差が見られます。Virtex-5、Virtex-4、および Spartan-3A DSP FPGA では、シミュレータとして NCSIM または ISIM を使用するとこれらの差が見られます。


LogiCORE DDS Compiler v2.1

ISE 10.1 IP アップデート 0 でリリース

新機能

- ISE 10.1 ソフトウェアをサポート


修正点

- CR 441784 - 生成時間がかかりすぎる問題を修正
- CR 437506 - シミュレーションで多数の警告メッセージが表示される問題を修正
- CR 442806 - 丸め誤差が発生する問題を修正
- CR 439192 - 負の周波数が指定できない問題を修正
- CR 455773 - DATA ポート入力のフォーマットを明確化
- CR 439197 - RDY 出力のタイミングを修正

既知の問題

- マルチチャネル インプリメンテーションで位相調整が正しく機能しない詳細は、(ザイリンクス アンサー 30325) を参照してください。
- CIC Compiler、DDS Compiler、または Sine CoSine LUT IP で ISE Simulator または NC-Sim を使用したビヘイビア シミュレーションと変換後のシミュレーションが一致しません。詳細は、(ザイリンクス アンサー 30626) を参照してください。
- テイラー級数補正を使用すると、サイン波が正の最大値から負の最大値にオーバーフローします。詳細は、(ザイリンクス アンサー 31420) を参照してください。
- GUI の 3 ページ目で出力周波数の範囲にクロック周波数で許容されるより大きい周波数を入力できてしまいます。詳細は、(ザイリンクス アンサー 31608) を参照してください。
- リセット後、サインおよびコサイン出力の値が変化する数サイクル前に RDY 信号が High になります。詳細は、(ザイリンクス アンサー 31829) を参照してください。


LogiCORE DDS Compiler v2.0


ISE 9.1 IP アップデート 3 でリリース

新機能

- バージョン 1.1 と比較して最大クロック レートおよびリソース使用量を向上
- A ポートを REG_SELECT および ADDR に分離することによりオプションのポート動作を許容

修正点

- CR 430701 : シンボルに正しいポート幅が反映されない問題を修正
- CR 430711 : 回路図シンボルのポート幅を修正

既知の問題

- コンフィギュレーションによっては生成に長時間かかる


LogiCORE DDS Compiler v1.1

ISE 8.2i IP アップデート 3 でリリース

新機能

- バージョン 1.0 と比較してスライス リソースの使用量を削減

修正点

- CR 427563 : GUI に表示される位相インクリメント値を修正
- CR 427833 : C_USE_DSP48=1 (DSP48 の最大使用) に設定した場合にビヘイビア シミュレーションおよび変換後のシミュレーションが一致しない問題を修正
- CR 424582 : コアを幅が 32 ビットを超えるアキュムレータ用にコンフィギュレーションすると生成できない問題を修正

既知の問題

- 構造シミュレーション モデルを使用するとビヘイビア シミュレーション出力が不正になります。詳細は、(ザイリンクス アンサー 24316) を参照してください。
- SCLR 信号がアサートされたとき出力が 0 にならないか、またはビヘイビア シミュレーションの出力が X になります。詳細は、(ザイリンクス アンサー 24666) を参照してください。


LogiCORE DDS Compiler v1.0

ISE 8.2i IP アップデート 2 でリリース

新機能

- 初期リリース
- Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 をサポート

修正点

- なし

既知の問題

- DDS Compiler の出力が 6 および -6 で止まってしまいます。詳細は、(ザイリンクス アンサー 24179) を参照してください。
- CORE Generator GUI で DDS の出力幅が常に 32 ビットと表示されます。詳細は、(ザイリンクス アンサー 24410) を参照してください。
AR# 29976
日付 10/05/2010
ステータス アクティブ
種類 一般
People Also Viewed