AR# 3006

CPLD XC9500/XL/XV - ラッチを通過するパスのタイミングを算出する方法

説明

キーワード : timing, latch, 9500, タイミング, ラッチ

重要度 : 標準

概要 :
CPLD ソフトウェアで生成されたタイミング レポート (design.tim) には、ラッチを通過するパスのタイミングが表示されません。 ラッチを通過するパスのタイミングを正しく算出する方法を教えてください。

ソリューション

透過ラッチは、D および G 入力から D フリップフロップ (FDCP プリミティブ) の非同期 CLR および PRE 入力にゲートを介して 9K デバイスにインプリメントされます。 したがって、遅延は、D フリップフロップの非同期クリアまたはプリセットを通過するパスをトレースするときと同様にして計算します。

9K ラッチの論理式は次のとおりです。

Q.preset = D * G
Q.clear = /D * G

D および G 入力が IBUF で駆動され、OBUF が Q で駆動される場合、9K デバイスのデータ パスおよびラッチ イネーブル パスのピン間の伝搬遅延は、次のように計算します。

tPROP = tIN + tPTSR + tAOI + tOUT

tIN、tPTSR、tAOI、tOUT の値は、データシートに記載されています。これらの値は、使用しているスピード グレードによって決まります。

D または G 入力に追加ロジックがある場合、ロジックには追加マクロセル遅延 (tF + tLOGI + tPDI) が必要になります。 ラッチと同じマクロセルにインプリメントされる可能性のあるロジックのみが、G パスの AND ゲートになります。
AR# 3006
日付 12/15/2012
ステータス アーカイブ
種類 一般