AR# 30060

LogiCORE CPRI v1.2 - 10.1 IP アップデート 0 (10.1_IP0) のリリース ノートおよび既知の問題

説明

キーワード : CORE Generator, common, packet, radio, interface, Virtex-4, Virtex-5, GTP, GTX, FXT, rocketio, 共通, パケット, インターフェイス

このアンサーでは、10.1 IP アップデート 1 でリリースされた Common Packet Radio Interface (CPRI) v1.2 のリリース ノートを示します。内容は次のとおりです。

- 新機能
- 一般情報
- バグ修正
- 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、次の IP リリース ノートを参照してください。http://japan.xilinx.com/support/documentation/user_guides/xtp025.pdf

ソリューション

新機能
- ISE 10.1 のサポート
- スレーブ タイミング イネーブルの管理コンフィギュレーション ビットの追加

v1.2 のバグ修正
- CR 447048 : TX PLL の再プログラミングにより SimPrims シミュレーションに問題が発生する
- CR 449569 : イーサネット FIFO - 受信側 FIFO に非常に短いフレームがとどまってしまう
- CR 449561 : DCM のリセットのため、フェーズ アライメントを再実行する代わりに、rx_sync_count 回路を変更
- CR 449543 : リセット後、CMT PLL ロック信号が 100us 間無効となる
- CR 448949 : PLL_TXDIVSEL_OUT は使用不可 - PLL_TXDIVSEL_COMM_OUT を使用する
- CR 448948 : tx_sync プロシージャの延長
- CR 446096 : 外部 PLL がロックされて安定するまで、スレーブは送信を停止
- CR 449704 : gtp_and_clocks、tx_clk_gen、および rx_clk_gen に同期化モジュールを追加
- CR 450618 : 再構成および単純化されたクロック ステータス信号の同期化
- CR 451118 : ウォッチドッグ タイマ リセットが誤ったクロックに同期する
- CR 449225 : wr_fifo_go が、cdc_fifo.vhd の誤ったクロック ドメインで使用されている
- CR 449570 : packets_empty および fifo_empty 信号のイーサネット ブロックでクロック領域の横断の問題が生じる
- CR 456457 : tx_modules、rx_modules、tx_ctrl、tx_eth_cpri のクロック領域を横断するレジスタでシフト レジスタ推論を回避
- CR 456466 : tx_modules、rx_modules、tx_ctrl、tx_eth_cpri のクロック領域を横断するレジスタに ASYNC_REG 属性を追加
- CR 456614 : 不正なパスによりホールド タイムの問題が生じる

v1.2 の既知の問題
- CR 467345 : RAI が原因のイベント (信号の損失またはフレームの損失) が発生すると、コアが送信を直ちに停止します (Xilinx Answer 30548)
- CR 454889 : C_R21_TIMER を False に設定しても、FIFO 転送時間計測回路を取り除くことはできません。これは、コアの機能に影響しませんが、リソースの使用率が若干増加します (スライスが 41 個、レジスタが 71 個, LUT が 64 個、LUTRAM が 28 個)。
-(Xilinx Answer 32516) LogiCORE CPRI v1.2 - スレーブ CDC FIFO のデフォルトのワード数が小さすぎる

v1.1 の既知の問題
CPRI v1.1 は廃止されました。v1.2 にアップグレードしてください。
CPRI v1.1 の既知の問題は、(Xilinx Answer 29162) を参照してください。

AR# 30060
日付 12/15/2012
ステータス アーカイブ
種類 一般