AR# 30176

LogiCORE Reed Solomon Decoder - リリース ノートおよび既知の問題

説明


このアンサーでは、CORE Generator の LogiCORE Reed Solomon Decoder コアのリリース ノートおよび既知の問題を示します。コアの各バージョンについて、次の情報が掲載されています。
  • 新機能
  • 修正点
  • 既知の問題

インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。

ソリューション


LogiCORE Reed Solomon Decoder の一般的な問題

Verilog シミュレーション モデルが見つからず、ビヘイビアー シミュレーションを実行すると「Error: (vsim-3033) ... The design unit was not found」というエラー メッセージが表示される (ザイリンクス アンサー 21679)

LogiCORE Reed Solomon Decoder v8.0

新機能
  • ISE Design Suite13.3 をサポート
  • AXI4-Stream インターフェイス
  • チェック シンボルを出力しないオプション

サポートされるデバイス
  • Virtex-7
  • Virtex-7 -2L
  • Virtex-7 -2G
  • Virtex-7 XT*
  • Kintex-7
  • Kintex-7 -2L
  • Artix-7*
  • Zynq-7000*
  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
  • Virtex-6 -1L XQ LXT/SXT
  • Spartan-6 XC LX/LXT
  • Spartan-6 XA LX/LXT
  • Spartan-6 XQ LX/LXT
  • Spartan-6 -1L XC LX
  • Spartan-6 -1L XQ LX

修正された問題
  • なし

既知の問題 (ISE)
  • なし
既知の問題 (Vivado)
LogiCORE Reed Solomon Decoder v7.1
  • ISE Design Suite12.2 で初期リリース

新機能
  • ISE Design Suite 12.2 をサポート
  • Spartan-6 デバイスをサポート

修正点

既知の問題
  • なし

LogiCORE Reed Solomon Decoder v7.0
  • ISE Design Suite 11.2 でリリース

新機能
  • ISE Design Suite11.2 ソフトウェアをサポート
  • Virtex-6 および Spartan-6 FPGA をサポート
  • チェック シンボルの最大数を 256 に増加
  • 非同期リセット入力を削除。同期リセットが必要な場合は、SR 入力を使用してください。通常の動作では、コアをリセットする必要はありません。
  • Virtex-5 ファミリでのみエリア最適化を選択可能
  • 生成時間を短縮 問題の修正

修正点
  • CR 469216
    • 説明 : PUNC_SEL ピン幅が ASY ファイルと GUI で間違っている
    • 解決 : ASY ファイルと GUI の PUNC_SEL 幅をネットリストのものと一致するよう修正

既知の問題

LogiCORE Reed Solomon Decoder v6.1
  • ISE ソフトウェアでリリース

新機能
  • Spartan-3A DSP デバイスのサポートを追加

修正点
  • CR 431627 - フル ライセンスがあるのに評価版が生成される

既知の問題

LogiCORE Reed Solomon Decoder v6.0
  • ISE ソフトウェアでリリース

新機能
  • v6.0 と同じ

修正点
  • フル ライセンスのハードウェア タイムアウトの問題を解決

既知の問題
  • v6.0 と同じ

LogiCORE Reed Solomon Decoder v6.0
  • ISE ソフトウェアでリリース

新機能
  • Virtex-5 および Spartan-3A のサポートを追加
  • Virtex および Spartan-II のサポートを削除これらのアーキテクチャをターゲットにする場合は、v5.1 を使用してください。
  • ISE 8.2i のサポートを追加
  • 可変チェック シンボル入力を追加 (R_IN)
  • 新しい制御信号およびモニター信号を追加 :
    • マーカー ビット (MARK_IN、MARK_OUT)
    • INFO_END 出力
    • ビット エラー統計出力 (BIT_ERR_0_TO_1、BIT_ERR_1_TO_0、BIT_ERR_RDY)
  • デザインのエラボレートに XST を使用
  • VHDL および Verilog の両方に対する Unisim シミュレーション モデル


修正点
  • N/A

既知の問題

LogiCORE Reed Solomon Decoder v5.1
  • ISE 6.3i IP アップデート 4 でリリース

新機能
  • OC-192 などの高速アプリケーションでコアの効率を向上するマルチチャネル インプリメンテーションをサポート
  • IEEE802.16 などの標準規格でコアの効率を向上させるパンクチャ オプションをアップデート
  • 新しいセルフ リカバリ機能


修正点
  • N/A

既知の問題

LogiCORE Reed Solomon Decoder v5.0
  • ISE 6.2i IP アップデート 2 でリリース

新機能
  • Virtex-4 FPGA のサポートを追加

修正点
  • なし

既知の問題

LogiCORE Reed Solomon Decoder v4.1
  • ISE 6.1i IP アップデート 1 でリリース

新機能
  • 新しい可変 N 入力のオプション
  • 完全なクロック イネーブル
  • RFFD 出力を追加
  • 同期モード パラメーターを削除。デフォルトで start_pulse に設定されるよう変更されています。
  • Spartan-3 で [Create RPM] オプションをディスエーブル
  • Verilog モデルは使用不可。VHDL モデルを使用するか、NGDBuild 後の NGD ネットリストから Verilog モデルを生成してください。

修正点
  • なし

既知の問題
  • N/A

LogiCORE Reed Solomon Decoder v4.0
  • ISE 5.2i IP アップデート 2 でリリース

新機能
  • Spartan-3 FPGA のサポートを追加
  • ライセンス ベースのフル システム評価フローをサポート

修正点
  • なし

既知の問題
[Create RPM] オプションをオンにすると、PAR で配置制約に関する警告メッセージが表示される (ザイリンクス アンサー 16931)


LogiCORE Reed Solomon Decoder v3.0
  • ISE 4.2i IP アップデート 2 でリリース

新機能
  • Virtex-II Pro および Spartan-IIE のサポートを追加
  • エリアが少し増加するがスピードを向上する最適化パラメーターを追加

修正点
  • データシートをアップデート
  • Verilog ビヘイビアー モデルにタイムスケール指示子 (`timescale 1ns/10ps) を追加

既知の問題
  • N/A

LogiCORE Reed Solomon Decoder v2.0
  • ISE 3.3 IP アップデート 4 でリリース

新機能
  • 1 つのクロックを使用した完全な同期デザイン
  • コード ブロック間にギャップのない連続した入力データをサポート
  • 3 ~ 12 ビットのシンボル サイズ
  • コード ブロック長はシンボル 4095 個まで
  • 短縮されたコードをサポート
  • エラー/消去デコードをサポート
  • 修正エラー数をパラメーター指定可能
  • 指定のシンボル幅で任意のプリミティブ フィールド多項式をサポート
  • 修正されたエラーをカウントし、修正されなかったものをフラグ
  • 制御信号の動作をユーザーが選択可能

修正点
  • なし

既知の問題

アンサー レコード リファレンス

サブアンサー レコード

AR# 30176
日付 02/01/2013
ステータス アクティブ
種類 一般
IP