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AR# 30312

10.1.00 - System Generator for DSP - DCM でサポートされていないとリストされているブロックをデザインに含めているのに DCM のマルチレート インプリメンテーション オプションを使用したモデルを生成できる

説明

キーワード : SysGen, downsample, upsample, TDM, TDD, CE Probe, CLK Probe, FIR Compiler, System Generator, Down Sample, Up Sample, CE プローブ, FIR コンパイラ

DCM でサポートされていないとリストされているブロックをデザインに含めているのに、DCM のマルチレート インプリメンテーション オプションを使用したモデルを生成できるのはなぜですか。

ソリューション

これは、System Generator 10.1.00 の一部のブロックにおける既知の問題です。次の System Generator ブロックは、マルチレート DCM インプリメンテーションで使用することはできませんが、デザインにこれらのブロックが存在しても System Generator で DRC エラーが表示されません。

1) Down Sample : [First value of frame] オプションをオンにしたもの
2) Up Sample : 0 を挿入するもの
3) Time Division Multiplexer
4) Time Division Demultiplexer
5) Parallel to Serial : レイテンシが 0 のもの
6) Clock Enable Probe
7) Clock Probe
8) FIR Compiler : コア レートが入力サンプル レートでないもの

DCM のマルチレート インプリメンテーション オプションを使用する場合は、これらのブロックを使用しないでください。

System Generator for DSP に関するすべての既知の問題は、(Xilinx Answer 29595) を参照してください。
この問題は、System Generator の今後のリリースで修正される予定です。
AR# 30312
日付 12/15/2012
ステータス アクティブ
種類 一般
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