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AR# 30632

Endpoint Block Plus Wrapper for PCI Express v1.7 および v1.7.1 - ISE 10.1 IP アップデート 1 (IP_10.1.1) のリリース ノートおよび既知の問題

説明

キーワード : BP, PCIe, UG197, restrictions, 既知の制限

このアンサーでは、ISE 10.1 IP アップデート 1 (IP_10.1.1) でリリースされた Endpoint Block Plus Wrapper v1.7 および v1.7.1 のリリース ノートと既知の問題を示します。次の情報が記載されています。

- 一般情報
- 新機能
- 修正点
- 既知の問題

インストールの手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、次の IP リリース ノート ガイドを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/xtp025.pdf

ソリューション

一般情報

重要 : (Xilinx Answer 30124) に記載されている v1.7.1 パッチを必ずダウンロードし、インストールしてください。このパッチには、v1.7 の重要な問題の修正が含まれています。v1.7 は最新のものではなく、v1.6.1 リリースよりも以前のものです。ここに記載されている修正点および既知の問題は、v1.7.1 リリースのものです。

ライセンス要件

ISE 9.1i SP 4 IP アップデート 2 リリースより、LogiCORE Endpoint Block Plus for PCI Express を生成およびインプリメントするにはライセンスが必要です。このライセンスは無償です。

ライセンスは、次の製品ラウンジから入手可能です。
http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?iLanguageID=2&sGlobalNavPick=&sSecondaryNavPick=&key=V5_PCI_Express_Block_Plus

新機能

- なし

修正点

- CR447830 : 張 ROM BAR は恒久的にディスエーブルにされています。この BAR にアクセスすると、コアは UR の完了を返します。拡張 ROM BAR にアクセスする必要がある場合は、ウェブ ケースを開いてください。その際、このアンサー番号もお知らせください。

既知の問題

Endpoint Block Plus Wrapper for PCI Express には 3 つの主なコンポーネントがあります。

- Virtex-5 FPGA Integrated Block for PCI Express
- Virtex-5 FPGA GTP/GTX トランシーバ
- Block Plus Wrapper FPGA ロジック

これらのコンポーネントそれぞれに次の既知の問題および制限事項があります。

Virtex-5 FPGA Integrated Block for PCI Express の既知の問題と制限

『Virtex-5 Integrated Endpoint Block for PCI Express Designs User Guide』 (UG197 - v1.2 (2007 年 12 月 13 日) を参照してください。
この情報は、第 4 章の 76 ページにある「Known Restrictions」セクションに掲載されています。このガイドは、次のサイトから参照できます。
http://japan.xilinx.com/support/documentation/virtex-5.htm

Virtex-5 FPGA GTP/GTX トランシーバ
(Xilinx Answer 31207) を参照してください。

Block Plus Wrapper FPGA ロジック

- CR 456000 : Link Capability レジスタのビット 10 および 11 が間違って設定されます。これらのビットはアクティブ状態の電力管理サポートのレベルを示します。正しい値は 11 ではなく 01 です。 この問題は、v1.7 で修正される予定です。この問題を修正するには、UCF ファイルに次の内容を追加して Virtex-5 Block for PCI Express の属性を上書きします。

INST ''ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep'' LINKCAPABILITYASPMSUPPORT = ''01'';

- CR 468765 : (Xilinx Answer 30668) を参照してください。

- CR 469909 : v1.7.1 Block Plus Endpoint Wrapper for PCI Express で TX Buffer Bypass モードがすべてのデバイス コンフィギュレーション (LXT、SXT、FXT) に対し使用されます。TX Buffer Bypass を使用する場合、デバイスの温度が大きく上昇または下降すると、最初に実行された TX 位相アライメントにエラーが発生する可能性があり、リンク エラーなどの安定性の問題を誘引する可能性があります。LXT および SXT に関しては、v1.8 で修正される予定です。FXT への修正はその後になります (具体的な日付は未定)。この問題が発生した場合、システム リセット (sys_reset_n 入力をラッパにアサート) を出力すると TX 位相アライメントが再度実行されます。

- CR472588 : x8 コンフィギュレーションの Integrated Endpoint Block for PCI Express で、同じシーケンス番号のついた ACK が続けて受信され、同時に TLP が再試行バッファにロードされる場合、再試行バッファを制御するステート マシンが不適切なステートになり、送信がロックされてしまいます。デバイスが同じシーケンス番号の ACK を連続して送信するのは有効ですが、あまりよく見られる状況ではありません。この問題は、Intel i5000p チップセットで相互操作しているときにのみ見られ、ほかのプラットフォームでは確認されていません。2008 年 6 月にリリースされる 10.1 IP アップデート 2 に含まれる Endpoint Block Plus Wrapper for PCI Express v1.8 に、この問題の回避策を加えられるよう検討中です。


PIO サンプル デザイン

- CR 444221 : PIO RX エンジン ファイルに PIO_64_RX_MEM_RD64_FMT_TYPE ステート宣言が 2 つ含まれています。合成ツールで 2 つ目の定義が無視されるため、これにより問題は発生しません。これにより問題が発生する場合は、FSM の 2 つ目の定義を削除してください。

- CR 466393 : PIO TX エンジン ステート PIO_64_TX_CPL_QW1 の最後の else 文が PIO_64_TX_CPLD_QW1 ステートを指定していますが、PIO_64_TX_CPL_QW1 を指定する必要があります。PIO TX エンジン ステートは、前の条件のいずれかが満たされるまで PIO_64_TX_CPL_QW1 に保持され、その後初期ステート PIO_64_TX_RST_STATE に戻る必要があります。

シミュレーション

- シミュレーションでリンクアップに時間がかかる場合の情報は、(Xilinx Answer 29294) を参照してください。

UCF ファイル

- CR 452484 : x1 および x4 の UCF ファイルに、未使用の MGT の横にある MGT クロック入力が使用されているものがあります。UCF ファイルは、x1 および x4 の UCF ファイルが x8 の UCF ファイルのサブセットとなるよう構成されています。x8 の UCF ファイルでは、クロック入力ピンの横にあるすべての GTP は常に使用されていますが、x1 および x4 デザインではそのようにならない場合があります。GTP ユーザー ガイドには、クロックを未使用の MGT の横にある入力には使用できないと記載されています。このため、クロックで予測されない問題が発生することがあります。クロック入力の横にある GTP が PCI Express で使用されていない場合は、CORE Generator RocketIO ウィザードを使用してその GTP に対してダミー GTP を作成してください。詳細は、次のサイトから『Virtex-5 FPGA RocketIO GTP Transceiver User Guide』 (UG196) を参照してください。
http://japan.xilinx.com/support/documentation/virtex-5.htm
この問題が発生しないように、Block Plus Core の UCF ファイルを修正中です。


- CR472341 : XC5VLX30TFF665-1 の x8 コンフィギュレーション用の UCF は、(Xilinx Answer 30888) から入手できます。

- x1、x4、および x8 のデザインでは、デフォルトの MAP および PAR 設定でタイミングを満たすことができない場合があります。タイミング クロージャを達成するには、複数の PAR シードを使用するか、フロアプランが必要な場合があります。配置配線の複数回実行 (MPPR) を使用すると、タイミングを満たすために複数のコスト テーブルを試すことができます。 MPPR の使用の詳細は、次のサイトの「ソフトウェア マニュアル」からアクセスできる『開発システム リファレンス ガイド』を参照してください.。
http://japan.xilinx.com/support/library.htm

また、デザインおよびコアの両方でタイミングを満たすため、フロアプランを行い、高度な配置制約を追加する必要がある場合があります。


改訂履歴
2008 年 6 月 23 日 - GTP/GTX の参照アンサーを 30632 から (Xilinx Answer 31207) に変更
2008 年 6 月 18 日 - GTP/GTX の問題を (Xilinx Answer 31207) に移動
2008 年 5 月 6 日 - CR 472341 を追加
2008 年 5 月 5 日 - CR 472588 を追加
2008 年 4 月 25 日 - 初期リリース
AR# 30632
日付 12/15/2012
ステータス アクティブ
種類 一般
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