UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 30638

Project Navigator - プロジェクトに HDL ソースを追加すると、プロセス ステータスが不正にアップデート必要になる

説明

合成またはインプリメンテーション プロセスを実行した後に、次のいずれかの方法を使用してプロジェクトに新規 Verilog または VHDL ソースを追加しました。
  • [Project] -> [Add Source]
  • [Project] -> [Add Copy of Source]
  • [Project] -> [New Source]

追加した HDL ソースはインプリメントされた最上位デザインの階層には含まれませんが、完了したプロセスのステータスがアップデート必要になります。

また、[Add Source] および [Add Copy of Source] を使用した場合、[Adding Source Files] ダイアログ ボックスで [Cancel] をクリックしても、プロセスのステータスがアップデート必要になります。

回路図、IP コア、および HDL テストベンチ ソースを追加した場合は、プロセスのステータスはアップデート必要になりません。

ソリューション

HDL ソース ファイルのチェックはデザインの階層に基づいていないため、プロジェクトに HDL ファイルを追加すると、プロセスのステータスがアップデート必要になります。これは、多くの場合不正です。

ISE 10.1 以降では、追加したファイルが最上位デザインに影響せず、デザインがそれ以外変更されていない場合、プロセスのステータスを強制的にアップデート済みに変更し、その後のプロセスからインプリメンテーションを実行できます。これには、強制的にステータスを変更するプロセスを選択し、[Process] -> [Force Process Up-to-Date] をクリックします。
AR# 30638
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール
このページをブックマークに追加