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AR# 30980

Endpoint Block Plus Wrapper v1.8 for PCI Express - ISE 10.1 IP アップデート 2 (IP_10.1.2) のリリース ノートおよび既知の問題

説明

キーワード : BP, PCIe, UG197, known restrictions, 既知の制限

このアンサー レコードは、ISE 10.1 IP アップデート 2 (IP_10.1.2) でリリースされた Endpoint Block Plus Wrapper v1.8 のリリース ノートおよび既知の問題で、次の情報が記載されています。

- 一般情報
- 新機能
- 問題の修正
- 既知の問題

インストールの手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、次の IP リリース ノートを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/xtp025.pdf

ソリューション

一般情報

LogiCORE Endpoint Block Plus for PCI Express にはコアの生成とインプリメントにライセンスが必要です。 このライセンスは無償です。

ライセンスを取得するには、製品ラウンジをご覧ください。
http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?iLanguageID=2&sGlobalNavPick=&sSecondaryNavPick=&key=V5_PCI_Express_Block_Plus

新機能

- ISE 10.1 SP2 デザイン ツールのサポート
- GTP の高速ファンクショナル シミュレーション モデルのサポート追加
- Virtex-5 FX70T のデュアル コア サンプル デザインを追加

問題の修正

CR 454139: MTI Secure IP 関連の問題
GT11 の unisim モデル、GTP/GTX の SecureIP モデル、PCIe Hard Block のコンパイルには compxlib を使用できるため Xilinx_lib_mti.f from MTI フローを削除しました。

CR 442552: デュアル コアのサンプル デザイン
Virtex-5 FX70T のみで生成できるデュアル コア サンプル デザインを追加しました。

CR 458537: Tx 伝送の問題
Virtex-5 PCIe での Tx 伝送問題の回避策をご利用いただけるようになりました。

CR 469909: GTP ラッパのアップデート
TXBUFFERBYPASS モードを削除するため GTP ラッパをアップデートしました。

CR 466714: CORE Generator でのスピード グレードが UCF に反映されない
CORE Generator で選択したスピード グレードが UCF に反映されていなかった問題は解決しました。

CR 466393: PIO サンプル デザイン ステート遷移
PIO サンプル デザインの TX ステート マシンでステート遷移が間違っていた問題は解決しました。

CR 467806: GTP の高速ファンクショナル シミュレーション モデル サポートを追加
GTP の高速ファンクショナル シミュレーション モデル サポートを追加しました。

CR 472100: GTX の OOB_THRESHOLD 値のアップデート
PCI Express の仕様に準拠するため GTX の OOB_THRESHOLD 値をアップデートしました。

CR 472721: Virtex-5 LX30T の 8 レーン製品サポート
Virtex-5 LX30T の 8 レーン製品サポートが削除されていた問題は解決しました。

CR 472588: ACK を連続して受信すると TX がロックアップする (8 レーンのみ)
ACK DLLP を連続して受信すると統合ハード ブロックがロックアップしてしまう問題は解決しました。この問題は 8 レーン製品にのみ影響していました。

既知の問題

Endpoint Block Plus Wrapper for PCI Express には 3 つの主なコンポーネントがあります。

- Virtex-5 FPGA Integrated Block for PCI Express
- Virtex-5 FPGA GTP/GTX トランシーバ
- Block Plus Wrapper FPGA ロジック

これらのコンポーネントそれぞれに次の既知の問題および制限事項があります。

Virtex-5 FPGA Integrated Block for PCI Express の既知の問題と制限


『Virtex-5 Integrated Endpoint Block for PCI Express Designs User Guide』を参照してください。この情報は、第 4 章の ページにある「Known Restrictions」セクションに掲載されています。このガイドはこちらからご覧いただけます。
http://japan.xilinx.com/support/documentation/user_guides/ug197.pdf

Virtex-5 FPGA GTP/GTX トランシーバ
(Xilinx Answer 31207) を参照してください。

Block Plus Wrapper FPGA ロジック

(Xilinx Answer 31209) - Endpoint Block Plus Wrapper v1.8 for PCI Express - FXT ベース コアで GTX の TXBUFFER バイパスが使用される

(Xilinx Answer 31166) - Endpoint Block Plus Wrapper v1.8 for PCI Express - Link Status レジスタで設定するスロット クロック コンフィギュレーション ビットが設定されない

(Xilinx Answer 31203) - Endpoint Block Plus Wrapper v1.8 for PCI Express - Endpoint Block Plus Wrapper for PCI Express v1.8 - CORE Generator GUI の BAR 3 フィールドをカスタマイズできない

(Xilinx Answer 31161) - Endpoint Block Plus Wrapper v1.8 for PCI Express - TRN_TSRC_RDY_N をディアサートすると後続の TRN_TDST_RDY_N がディアサートされる

(Xilinx Answer 31164) - Endpoint Block Plus Wrapper v1.8 for PCI Express - 拡張 ROM 回避策の影響で 128 または 256 バイトの MPS が受信 TLP ビット エラーを招く

(Xilinx Answer 31165) - Endpoint Block Plus Wrapper v1.8, Endpoint PIPE v1.7 および Endpoint Soft-IP v3.6 for PCI Express - ダウンストリーム ポート モデル テストベンチで「type」という単語が使用されていると、System Verilog で問題が発生する

(Xilinx Answer 31210) - Endpoint Block Plus Wrapper for PCI Express v1.8 - Legacy Interrupt を生成すると Interrupt Status ビットがセットされない

(Xilinx Answer 31292) - Endpoint Block Plus Wrapper v1.8 for PCI Express - リンク パートナが無限ポステッド データ クレジットを出力するため TX 伝送がロックアップする

(Xilinx Answer 31376) - Endpoint Block Plus Wrapper v1.8 for PCI Express - リンクアップ後に最初に送信される完了で転送ロックアップが発生する

(Xilinx Answer 31460) - Endpoint Block Plus Wrapper v1.8 for PCI Express - CORE Generator カスタム GUI のページ 7 で FXT の TXPREEMPHASIS が間違っている


改定履歴

07/21/2008 - Added 31376
07/14/2008 - タイトルのフォーマット変更
07/11/2008 - 31292 の追加
06/23/2008 - GTP/GTX の既知の問題のリファレンスを 30632 の代わりに (Xilinx Answer 31207) に修正
06/18/2008 - 初期リリース
AR# 30980
日付 12/15/2012
ステータス アクティブ
種類 一般
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