デザインを実行すると、次のようなエラー メッセージが PAR レポートに表示されますが、Project Navigator の [Processes] タブおよび [Console] タブにはエラーが発生したことが示されません。
__ERROR__ ERROR:Route:472 - This design is unrouteable. To evaluate the problem please use fpga_editor. Routing Conflict 1: Net:sys_clk_bufg on pin OCLK on location ILOGIC_X2Y145 Net:clk_bufio<0> on pin CLK on location OLOGIC_X2Y145 Conflict detected on wire: My_in(60611,106792)
Routing Conflict 2: Net:sys_clk_bufg on pin OCLK on location ILOGIC_X2Y147 Net:clk_bufio<0> on pin CLK on location OLOGIC_X2Y147 Conflict detected on wire: My_in(60611,109992)
Routing Conflict 3: Net:sys_clk_bufg on pin OCLK on location ILOGIC_X2Y153 Net:clk_bufio<0> on pin CLK on location OLOGIC_X2Y153 Conflict detected on wire: My_in(60611,119592)
Routing Conflict 4: Net:sys_clk_bufg on pin OCLK on location ILOGIC_X2Y154 Net:clk_bufio<0> on pin CLK on location OLOGIC_X2Y154 Conflict detected on wire: My_in(60611,122784)
ソリューション
この問題は、配線不可のデザインに対する PAR のリターン コードが Project Navigator で上書きされてしまうために発生します。この上書きは、配線が完了しなかったデザインを FPGA Editor で開くことができるようにするための一時的なソリューションです。