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AR# 3123

CPLD XC9500/XL/XV CoolRunner-II/XPLA3 - フリップフロップの初期ステートの決定方法について

説明

キーワード : power up, preload, パワーアップ, 電源投入

フリップフロップのパワーアップ ステートをロジック High (1) にするには、 どのフリップフロップを使用すればいいのですか。 ステートを 1 にするためにフリップフロップに付けるプロパティはありますか。

ソリューション

1

デフォルトのソフトウェア設定が使用されると、フリップフロップは 0 で初期化されますが、 INIT=S 属性を追加すると、ステートを 1 にできます。

たとえば、TEST というフリップフロップ インスタンスの場合、UCF ファイルに次を追加します。

INST TEST INIT=S;

ソフトウェアには、すべてのレジスタを 1、0、FPGA Equivalent のいずれかに設定するグローバル設定もあります。 最初の 2 つの設定値には説明は不要ですが、 「FPGA Equivalent」というのは、クリア信号ではなくプリロード信号を使用しているレジスタがある場合、このレジスタはパワーアップ時に 1 で初期化されます。 この設定は、レジスタのデフォルト パワーアップ値 (Default Power-up Value of Registers) で、[Implement Design] ぷリファレンスの [Basic] タブにあります。

2

ABEL コードに次を追加します。

xilinx property 'init=s reg_name' ;

また、次のいずれかを追加します (レジスタがノードの場合または出力ピンを駆動する場合によって異なります)。

reg_name PIN istype 'reg_name default_1'; // or default_0
reg_name NODE istype 'reg_name default_1'; // or default_0


メモ : 2 つ目は、論理シミュレーションでレジスタが正しく初期化されるために必要です。

3

レジスタの初期ステートについては、フィッタ レポート (design.rpt) を参照してください。

ISE 8.x または 7.x
HTML レポートの Logic と書かれたセクションの 「Reg Init State」の列と レジスタ名の行の交わっている部分がレジスタのパワーアップ ステートです。

ISE 6.x または 5.x
「Resources Used by Successfully Mapped Logic」セクションの 「Reg Init State」の列と 信号名の交わっている部分が各レジスタのパワーアップ ステートです。

ISE 4.x
- すべてのレジスタを含む等式には .PRLD (Preload の略) 拡張子が付いています。
- この .PRLD 拡張子が GND と等しい場合、レジスタは 0 に初期化されます。
- この .PRLD 拡張子が VCC と等しい場合、レジスタは 1 に初期化されます。

その他の CPLD に関するよくある質問については、(Xilinx Answer 24167) の CPLD FAQ を参照してください。
AR# 3123
作成日 08/21/2007
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般