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AR# 31419

LogiCORE Endpoint Block Plus for PCI Express - ML555 がシステムで認識されない (ML555 ボードのピン配置)

説明

ML555 ボードにダウンロードした Endpoint Block Plus コアがシステムで認識されません。

ソリューション


v1.8 以降のコアに対して生成されるデフォルトの UCF ファイルが変更されています。新しいロケーションは次のとおりです。



NET "sys_clk_p" LOC = "P4" ;

NET "sys_clk_n" LOC = "P3" ;



ML555 では、次のクロック ロケーションが必要です。



NET "sys_clk_p" LOC = "Y4" ;

NET "sys_clk_n" LOC = "Y3" ;





Endpoint Block Plus コア用の ML555 のピン配置を次に示します。生成された UCF ファイルで必要な行を置き換えます。



NET "sys_reset_n" LOC = "AE14" | IOSTANDARD = LVCMOS25 | PULLUP | NODELAY ;



NET "sys_clk_p" LOC = "Y4" ;

NET "sys_clk_n" LOC = "Y3" ;

INST "refclk_ibuf" DIFF_TERM = "TRUE" ;



# PCIe Lanes 0, 1

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOC = GTP_DUAL_X0Y2;

# PCIe Lanes 2, 3

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" LOC = GTP_DUAL_X0Y1;

# PCIe Lanes 4, 5

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" LOC = GTP_DUAL_X0Y3;

# PCIe Lanes 6, 7

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" LOC = GTP_DUAL_X0Y0;



改訂履歴

2008 年 9 月 9 日 - 初期リリース
AR# 31419
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
  • Virtex-5 Integrated Endpoint Block
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