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AR# 3143

14.x タイミング解析 - パスの解析と RAM

説明

RAM のタイプ別に Timing Analyzer ではどのパスが制御されますか。

ソリューション


非同期 RAM :

- WE、D、アドレス ピンを含む、RAM で終わるパスがトレースされます。トレースによりセットアップ タイムが決まります。
- RAM で開始するパスがトレースされます。D または WE がデータ有効 (およびデスティネーション) に遷移するときのワーストケース タイムはトレースにより決定されます。
- パスがアドレス ピンに到達するが D または WE ピンには到達しない場合、RAM を通過するパスがトレースされます。アドレス ピン上の変化は普通の LUT と同様に伝搬します。しかし、D または WE 上の変化の伝搬は RAM が書き込み操作中に読み出されている場合にのみ関係があるものとされます。
D または WE 入力を通過するパスの遅延を PAR で制御する必要がある場合、遅延要件を 2 つのセグメントに分ける必要があります。1 つは RAM 入力ピンで終わるもの、もう 1 つは RAM 出力で開始するものです。

シングルポートの同期 RAM :

- WE、D、アドレス ピンを含む、RAM で終わるパスがトレースされます。WCLK ピンに関連するセットアップ タイムは PAR で決定されます。
- RAM で開始するパスがトレースされます。WCLK がデータ有効に遷移した後のワーストケース タイムが PAR で決定されます。
- パスがアドレス ピンに到達するが D または WE ピンには到達しない場合、RAM を通過するパスがトレースされます。アドレス ピン上の変化は普通の LUT と同様に伝搬します。しかし、D または WE 上の変化の伝搬は RAM が書き込み操作中に読み出されている場合にのみ関係があるものとされます。

D または WE 入力を通過するパスの遅延を PAR で制御する必要がある場合、遅延要件を 2 つのセグメントに分ける必要があります。1 つは RAM 入力ピンで終わるもの、もう 1 つは RAM 出力で開始するものです。

デュアル ポートの同期 RAM :

- DPRA0 から DPRA3 までのピンで終わるパスを除き、RAM で終わるパスがトレースされます。読み出しアドレス入力は RAM で終わるパスに影響しません (書き込みファンクション)。
- RAM で開始するパスがトレースされます。WCLK がデータ有効に遷移した後のワーストケース タイムが PAR で決定されます。
- パスがアドレス ピンに到達するが (A* から SPO へのパスおよび DPRA* から DPO へのパス)、D または WE ピンには到達しない場合、RAM を通過するパスがトレースされます。アドレス ピン上の変化は普通の LUT と同様に伝搬します。しかし、D または WE 上の変化の伝搬は RAM が書き込み操作中に読み出されている場合にのみ関係があるものとされます。

D または WE 入力を通過するパスの遅延を PAR で制御する必要がある場合、遅延要件を 2 つのセグメントに分ける必要があります。1 つは RAM 入力ピンで終わるもの、もう 1 つは RAM 出力で開始するものです。
AR# 3143
日付 12/15/2012
ステータス アクティブ
タイプ 一般
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