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AR# 31580

MIG v2.3 - Virtex-5 QDRII、DDRII、マルチコントローラー : アクティブ High のリセット ロジックがシミュレーションで正しく機能しない

説明

MIG の [Use DCM] オプションをオフにして (DCM 未使用のデザイン)、Virtex-5 QDRII SRAM、DDRII SRAM およびマルチコントローラーのデザインを使用すると、そのアクティブ High のリセット ロジックが正しく機能しません。

ソリューション


この問題は、MIG で提供されるシミュレーション テストベンチに起因します。

シミュレーション テストベンチでインスタンシエートされた DCM は、シミュレーション中にリセット状態から回復しません。

この問題は、MIG 3.0 で修正されています。


これは、シミュレーション テストベンチ (sim_tb_top.v/.vhd) にインスタンシエートされた DCM プリミティブ ポートが間違ったリセット信号にマップされるために発生します。 

この問題を回避するには、正しいリセット信号にポートをマップする必要があります。

sim_tb_top.v/.vhd を次のように修正してください。


DDRII SRAM - Verilog

現在のインプリメンテーション :  

.RST ( user_reset_in )

修正後 :

.RST ( ~sys_rst_n )



DDRII SRAM - VHDL  

現在のインプリメンテーション :

RST => user_reset_in

修正後 :

signal not_sys_rst_n; 

begin 

not_sys_rst_n <= not (sys_rst_n); 

U_DCM_ADV : DCM_ADV 

port map(  

RST => not_sys_rst_n 

);



QDRII SRAM - Verilog 

現在のインプリメンテーション :

.RST ( user_reset_in )

修正後 :

.RST ( ~sys_rst )



QDRII SRAM - VHDL 

現在のインプリメンテーション :

RST => user_reset_in

修正後 :  

signal not_sys_rst; 

begin 

 

not_sys_rst <= not (sys_rst); 

 

U_DCM_ADV : DCM_ADV 

port map(  

RST => not_sys_rst 

);



マルチコントローラー - Verilog 

現在のインプリメンテーション :  

.RST ( sys_rst_in )

修正後 :  

.RST ( ~sys_rst_n )  

 



マルチコントローラー - VHDL 

現在のインプリメンテーション :  

RST => sys_rst_in 

 

修正後 :

signal not_sys_rst_in; 

begin 

 

not_sys_rst_in <= not (sys_rst_in); 

port map(  

RST => not_sys_rst_in 

);

AR# 31580
日付 07/30/2014
ステータス アクティブ
種類 一般
デバイス
  • Virtex-5 FXT
  • Virtex-5 LX
  • Virtex-5 LXT
  • More
  • Virtex-5 SXT
  • Virtex-5 TXT
  • Less
IP
  • MIG
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