説明

既知の問題 : v1.14, v1.13, v1.12, v1.11, v1.10.1, v1.10, v1.9.4, v1.9.3, v1.9.2, v1.9.1, v1.9, v1.8, v1.7.1

FX70TFF1136 デバイスを選択すると、CORE Generator で 2 つの統合ブロックを使用したデザイン用のサンプル UCF が生成されます。As described below, there are some issues with this file.

ソリューション

リファレンス クロック 

使用されているブロック数または選択されたレーン幅によっては、1 つの入力リファレンス クロックで 8 つ以上の GTX_DUAL にクロック信号を供給している状況になる場合があります。ISE ツールでエラーは発生しませんが、この入力リファレンス クロックで 8 つ以上の GTX_DUAL にクロックを供給することはできません。『RocketIO GTX Transceiver User Guide』 UG198 (v1.2) の 81 ページには次のような記述があります。

NOTE: The following rules must be observed when sharing a reference clock to ensure that jitter 

margins for high-speed designs are met: 

1. The number of GTX_DUAL tiles above the sourcing GTX_DUAL tile must not exceed three. 
2. The number of GTX_DUAL tiles below the sourcing GTX_DUAL tile must not exceed three.
3. The total number of GTX_DUAL tiles sourced by the external clock pin pair (MGTREFCLKN/MGTREFCLKP) must not exceed seven. 

この問題を回避するには、リファレンス クロック入力ペアを追加します。  

ロケーション制約 

x8 UCF には、Endpoint Block Plus コアの 2 番目のインスタンシエーションに対して有効な制約が含まれておらず、コメントアウトされています。次に示す UCF 制約には、セカンダリ リファレンス クロック入力が含まれています。デュアル コア デザインのサンプル デザイン インスタンシエーションにセカンダリ クロック入力と IBUF を追加する必要があります。 

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 # 

 # File: xilinx_dual_pci_exp_blk_plus_8_lane_ep_xc5vfx70t-ff1136-1.ucf 

 # 

 # Use this file only with the device listed below. Any other 

 # combination is invalid. Do not modify this file except in 

 # regions designated for "User" constraints. 

 # 

 # Copyright (c) 2008 Xilinx, Inc. All rights reserved. 

 # 

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 # Define Device, Package And Speed Grade 

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CONFIG PART = XC5VFX70T-FF1136-1 ; 

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 # User Time Names / User Time Groups / Time Specs 

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 # User Physical Constraints 

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 # Pinout and Related I/O Constraints 

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 # 

 # SYS reset (input) signal. The sys_reset_n signal should be 

 # obtained from the PCI Express interface if possible. For 

 # slot based form factors, a system reset signal is usually 

 # present on the connector. For cable based form factors, a 

 # system reset signal may not be available. In this case, the 

 # system reset signal must be generated locally by some form of 

 # supervisory circuit. You may change the IOSTANDARD and LOC 

 # to suit your requirements and VCCO voltage banking rules. 

 # 

NET "sys_reset_n" LOC = "AE13" | IOSTANDARD = LVCMOS25 | PULLUP | NODELAY ; 

 # 

 # SYS clock 250 MHz (input) signal. The sys_clk_p and sys_clk_n 

 # signals are the PCI Express reference clock. Virtex-5 GTP 

 # Transceiver architecture requires the use of a dedicated clock 

 # resources (FPGA input pins) associated with each GTP Transceiver Tile. 

 # To use these pins an IBUFDS primitive (refclk_ibuf) is 

 # instantiated in user's design. 

 # Please refer to the Virtex-5 GTP Transceiver User Guide 

 # (UG196) for guidelines regarding clock resource selection. 

 # 

NET "primary_sys_clk_p" LOC = "Y4" ; 
NET "primary_sys_clk_n" LOC = "Y3" ; 
INST "primary_refclk_ibuf" DIFF_TERM = "TRUE" ;  

NET "secondary_sys_clk_p" LOC = "D8" ;  
NET "secondary_sys_clk_n" LOC = "C8" ;  
INST "secondary_refclk_ibuf" DIFF_TERM = "TRUE" ; 

 # 

 # Transceiver instance placement. This constraint selects the 

 # transceivers to be used, which also dictates the pinout for the 

 # transmit and receive differential pairs. Please refer to the 

 # Virtex-5 GTP Transceiver User Guide (UG196) for more 

 # information. 

 # 

 # PCIe Lanes 0, 1 

INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOC = GTX_DUAL_X0Y3; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOC = GTX_DUAL_X0Y7; 

 # PCIe Lanes 2, 3 

INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" LOC = GTX_DUAL_X0Y2; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" LOC = GTX_DUAL_X0Y6; 

 # PCIe Lanes 4, 5 

INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" LOC = GTX_DUAL_X0Y1; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" LOC = GTX_DUAL_X0Y5; 

 # PCIe Lanes 6, 7 

INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" LOC = GTX_DUAL_X0Y0; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" LOC = GTX_DUAL_X0Y4; 

 # 

 # PCI Express Block placement. This constraint selects the PCI Express 

 # Block to be used. 

 # 

 # PCIe Lanes 0 

INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep" LOC = PCIE_X0Y0; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep" LOC = PCIE_X0Y2;  

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 # Physical Constraints 

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 # 

 # BlockRAM placement 

 # 

INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_retry/generate_sdp.ram_sdp_inst" LOC = RAMB36_X4Y4 ; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_retry/generate_sdp.ram_sdp_inst" LOC = RAMB36_X4Y28 ; 
INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst" LOC = RAMB36_X4Y3 ; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst" LOC = RAMB36_X4Y27 ; 
INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst" LOC = RAMB36_X4Y2 ; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst" LOC = RAMB36_X4Y26 ; 
INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst" LOC = RAMB36_X4Y1 ; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst" LOC = RAMB36_X4Y25 ; 
INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst" LOC = RAMB36_X4Y0 ; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst" LOC = RAMB36_X4Y24 ; 

 # 

 # Timing critical placements 

 # 

INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/tx_bridge/tx_bridge/shift_pipe1" LOC = "SLICE_X75Y16" ; 
INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/arb_inst/completion_available" LOC = "SLICE_X74Y6"; 
INST "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/management_interface/mgmt_rdata_d1_3" LOC = "SLICE_X75Y5"; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/tx_bridge/tx_bridge/shift_pipe1" LOC = "SLICE_X75Y136" ; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/arb_inst/completion_available" LOC = "SLICE_X74Y126"; 
INST "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/management_interface/mgmt_rdata_d1_3" LOC = "SLICE_X75Y125"; 

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 # Timing Constraints 

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 # 

 # Ignore timing on asynchronous signals. 

 # 

NET "sys_reset_n" TIG ; 

 # 

 # Timing requirements and related constraints. 

 # 

NET "primary_ sys_clk_c" PERIOD = 10ns; 
NET "secondary sys_clk_c" PERIOD = 10ns; 
NET "primary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_refclk_out[0]" TNM_NET = "MGTCLKP" ; 
NET "secondary_ep/ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_refclk_out[0]" TNM_NET = "MGTCLKS" ; 
TIMESPEC "TS_MGTCLKP" = PERIOD "MGTCLKP" 100.00 MHz HIGH 50 % ; 
TIMESPEC "TS_MGTCLKS" = PERIOD "MGTCLKS" 100.00 MHz HIGH 50 % ; 

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 # End 

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改訂履歴 

2010 年 4 月 23 日 - ISE 12.1 および v1.14 用にアップデート
2009 年 9 月 16 日- ISE 11.3 およびコア バージョン v1.12 用にアップデート 
2009 年 6 月 24 日 - v1.11 および ISE 11.1 リリース用にアップデート 
2008 年 9 月 12 日 - 初期リリース

アンサー レコード リファレンス

関連アンサー レコード