AR# 32004

MIG v2.3、Virtex-5 DDR2 - Virtex-5 TXT デバイスで中央列のバンクを使用すると、配線制約が不正になる

説明

Virtex-5 DDR2 SDRAM デザインは、アルゴリズムの要件に従い、配線制約を使用して、キャプチャスキームロジックを特定的に配置します。これらの制約は ddr2_phy_dq_iob.v/.vhd ファイルおよび特定の最上位パラメータから設定されます。このデザインの詳細情報および配置要件は、次のサイトにあるザイリンクスアプリケーションノート XAPP 858 および (Xilinx Answer 29313) を参照してください。これらの制約は ddr2_phy_dq_iob.v/.vhd ファイルおよび特定の最上位パラメータから設定されます。このデザインの詳細情報および配置要件は、次のサイトにあるザイリンクスアプリケーションノート XAPP 858 および (ザイリンクスアンサー 29313) を参照してください。

http://japan.xilinx.com/support/documentation/application_notes/xapp858.pdf

MIG デザインを Virtex-5 TXT デバイスのその中央列のバンクを使用して生成すると、配線制約が不正になります。この場合は PAR の実行中に次と類似した警告メッセージが表示されます。

INFO:ParHelpers:197 - Number of "Exact" mode Directed Routing Constraints: 64
WARNING:ParHelpers:198 - One or more "EXACT" mode Directed Routing constrained net(s) were not successfully routed
according to the constraint(s). The router attempted to route the net(s) without regard to the constraint. The number
of nets found with Directed Routing Constraints: 64, number successfully routed using the constraints: 16, number
failed: 48. The failed nets are listed below. Please use FPGA Editor to determine the cause of the failure.
Net u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dq[1].u_iob_dq/stg1_out_fall_0s
Net u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dq[1].u_iob_dq/stg1_out_rise_0s
Net u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dq[8].u_iob_dq/stg1_out_rise_0m
Net u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dq[8].u_iob_dq/stg1_out_fall_0m

ソリューション

このメッセージが表示された場合は、ウェブケースを開きザイリンクステクニカルサポートよりサポートを受けてください。

次のサイトからウェブケースを開くことができます。

http://japan.xilinx.com/support/clearexpress/websupport.htm

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AR# 32004
日付	12/15/2012
ステータス	アクティブ
種類	一般
デバイス	Virtex-5 FXT Virtex-5 LX Virtex-5 LXT More Virtex-5 SXT Virtex-5 TXT Less
IP	MIG

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