UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 32037

LogiCORE Block Memory Generator v2.8 - ECC をイネーブルにした場合の CORE Generator の表示が正しくない

説明

キーワード : LogiCORE, CORE, ip, Generator, Block, Memory, generator, bmg, blk, mem, core, blkmem, v2.7, v2.8, ECC, ecc, latency, read, GUI, ブロック, メモリ, ジェネレータ, コア

CORE Generator で ECC をイネーブルにして Block Memory Generator v2.8 コアをカスタマイズする画面の [Total Port A Read Latency] の表示は正しくありません。

ソリューション

現在のところ、ECC をイネーブルにすると、GUI にレイテンシの追加のクロック サイクルが表示されます。このコアは、ハードウェアではこのように動作しません。たとえば、ハードウェアでこのコアをクロック サイクル 2 のレイテンシでコンフィギュレーションし、ECC をイネーブルにした場合、同じレイテンシがシミュレーションでも見られます。ECC と ECC 以外のコア間でレイテンシに違いはありません。

これは既知の問題で、ISE 11.1 リリースでは修正される予定です。
AR# 32037
日付 01/13/2009
ステータス アクティブ
種類 一般
このページをブックマークに追加