AR# 32076

11.1 EDK - XilinxCoreLib の FIFO Generator モデルで、VHDL と Verilog とで異なるタイプの C_PRIM_FIFO_TYPE パラメータ宣言が使用されている

説明

キーワード : fifo_generator_v4_2, fifo_generator_v4_3, ncsim


XilinxCoreLib の Verilog と VHDL の FIFO Generator モデルで C_PRIM_FIFO_TYPE に対し異なるタイプの宣言が使用されています。

これは fifo_generator_v4_2 および fifo_generator_v4_3 の両方に当てはまります。
XilinxCoreLib の VHDL モデルでは C_PRIM_FIFO_TYPE が文字列として宣言されています。Verilog モデルでは整数として宣言されています。モデルのライブラリ ソースとして Verilog と VHDL を切り替える場合、シミュレーションでエラーが発生します。このケースでは、VHDL ソース ファイルで、VHDL バージョンの fifo_generator_4_2 をインスタンシエートし、C_PRIM_FIFO_TYPE に文字列が割り当てられています。 これは、VHDL バージョンのシミュレーション モデルが使用されている限りは問題ありません。XilinxCoreLib の Verilog に切り替える場合、fifo_generator_4_2 インスタンスでタイプ不一致のエラーが発生します。

エラーは、NCsim のエラボレーション フェーズで発生します。
エラー メッセージは次のとおりです。

ncelab: *F,GENPAR: VHDL generic FIFO_GENERATOR_Virtex-4_2.C_PRIM_FIFO_TYPE (/proj/gsd/edk/EDK_10.1_sp3/hw/XilinxProcessorIPLib/pcores/proc_common_v3_00_a/hdl/vhdl/coregen_comp_defs.vhd: line 162, position 19) and verilog parameter being overridden FIFO_GENERATOR_Virtex-4_2.C_PRIM_FIFO_TYPE (/home/graces/NCsim_lib/XilinxCoreLib_ver/XilinxCoreLib_ver_source.v: line 3456, position 28) are not type compatible.

In coregen_comp_defs.vhd:
C_PRIM_FIFO_TYPE : string := "4kx4";
In XilinxCoreLib_ver_source.v:
parameter C_PRIM_FIFO_TYPE = 512;

ソリューション

この問題は v4.3 FIFO generator (fifo_generator_v4_3.) では修正されていません。しかし、v5.1 では修正されていて、EDK 11.1 で利用可能です。

EDK 11.1 はこちらからダウンロードできます。 http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp

AR# 32076
日付 04/16/2009
ステータス アクティブ
種類 一般