これは、ISE 11.1 でリリースされた Memory Interface Generator (MIG) v3.0 のリリース ノートで、次の情報が記載されています。
- 一般情報
- ソフトウェア要件
- 新機能
- 修正された問題
- 既知の問題
インストール手順、CORE Generator の一般的な既知の問題、およびデザイン ツールの要件は、次の『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
一般情報
MIG v3.0 は ISE 11.1 アップデートで提供されています。 サポートされているメモリ インターフェイスおよび周波数のリストは、MIG のユーザー ガイドを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/ug086.pdf
ソフトウェア要件
- ザイリンクス ISE Design Suite 11.1
- Synplify Pro 9.6.2 をサポート
- 32 ビット Windows XP
- 32 ビット Linux Red Hat Enterprise 4.0
- 64 ビット/32 ビット Linux Red Hat Enterprise 4.0
- 64 ビット XP Professional
- 32 ビット Vista Business
- 64 ビット SUSE 10
- 64 ビット/32 ビット Linux Red Hat Enterprise 5.0 をサポート
- 64 ビット Windows Vista をサポート
- 32 ビット SUSE 10 をサポート
新機能
- ザイリンクス ISE Design Suite 11.1 をサポート
- Virtex-5 DDR2 SDRAM UCF ファイルから DIRT 文字列および関連の RLOC_ORIGIN 制約を削除。DIRT 文字列および RLOC_ORIGIN 制約を使用せずにこのロジックが正しく配置されます。詳細は、MIG のユーザー ガイドを参照してください。
- Virtex-5 デザインで IDELAYCTRL 制約を新しい IODELAY_GROUP 制約に置き換え
- Virtex-5 デザインで DCM を PLL に置き換え。GUI で [Use DCM] オプションは [Use PLL] に変わりました。
- Virtex-5 マルチコントローラ デザインで [Verify UCF and Update Design] オプションをサポート
- [Verify UCF] および [Update Design] でさまざまな UCF 構文をサポートし、大文字/小文字の区別も追加
- GUI に [Enhanced Controller Options] ページを追加
- Virtex-5 デザインの [Divided FPGA Options] ページを 2 つに分割 ([FPGA Options] と [Extended FPGA Options])
- GUI から [Preset Configurations] オプションを削除
- 変更できないモード レジスタ設定を GUI から削除し、変更可能なモード レジスタ設定を 1 つの GUI ページ ([Memory Options]) に統合
- [Generate] をクリックした後 MIG GUI が閉じない ([Finish] ページは削除)
- Spartan-3 ジェネレーション デザインに [Class for Data] オプションを追加
- Spartan-3 ジェネレーション デザインに WASSO 制限を設定する機能を追加
- MIG 出力と CORE Generator の新しいディレクトリ構造との互換性
- 信号の I/O 方向によるのではなく、DCI を DCI 対応グループ (DQ/DQS やアドレス/制御など) に適用。この結果 DM は前のリリースではアドレス/制御にまとめられていましたが、今は DQ/DQS にまとめられています。
- マルチコントローラー デザインの [Bank Selection] ページで選択したバンクで遅延を低減
修正点
DDR2 SDRAM Virtex-5
- (ザイリンクス アンサー 31802) MIG v2.3 - Virtex-5 DDR2 マルチコントローラー : Example_Design および User_Design のピン配置が一致しない
-- CR 478869
- (ザイリンクス アンサー 31771) MIG v2.3 - Virtex-5 DDR2 SDRAM デュアル ランク - シミュレーションで「ERROR: tRFC maximum violation during No Op」というエラー メッセージが表示される
-- CR 481246
- (ザイリンクス アンサー 32004) MIG v2.3、Virtex-5 DDR2 - Virtex-5 TXT デバイスで中央列のバンクを使用すると、配線制約が不正になる
- マルチコントローラー シミュレーションは x16 Qimonda のメモリ パーツで機能
-- CR 498877
- dm_ce プリミティブに 合成制約 syn_preserve=1 を追加
-- CR 494895
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 482871
- bank_valid_r を正しく複製するバンク管理ロジックでの問題を修正
-- CR 469871
DDR SDRAM Virtex-5
- (ザイリンクス アンサー 31588) MIG v2.3、Virtex-5 DDR SDRAM - シミュレーション テストベンチ (sim_tb_top.v/.vhd) で、パラメーター RST_ACT_LOW の値を 1 から 0 に変更すると、シミュレーションがリセットのままになる
- CR 481244
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 482871
QDRII SRAM Virtex-5
- (ザイリンクス アンサー 31580) MIG v2.3 - Virtex-5 QDRII、DDRII、マルチコントローラー : アクティブ High のリセット ロジックがシミュレーションで正しく機能しない
- 適切な srl_count 値を使用してステージ 3 キャリブレーションを開始するため phy_en .v/.vhd モジュール内の問題を修正。古いバージョンの MIG では、この問題が原因で第 2 ステージのキャリブレーションの後 2 つの CQ バイト間でデータが一致しないことがありました。
- CR 504310
- リセットがディアサートされた後コマンド信号がトグルしない
-- CR 498610
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 482871
DDRII SRAM Virtex-5
- (ザイリンクス アンサー 31580) MIG v2.3 - Virtex-5 QDRII、DDRII、マルチコントローラー : アクティブ High のリセット ロジックがシミュレーションで正しく機能しない
DDR2 SDRAM Virtex-4 ダイレクト クロッキング
- (ザイリンクス アンサー 31797) MIG v2.3 - Virtex-4 DDR/DDR2 ダイレクト クロッキング : 余分な IDELAYCTRL インスタンス LOC 制約によって警告メッセージ「WARNING:Place:851」が表示される
-- CR 480208
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 482871
- トライステート イネーブル信号がハーフ クロック サイクル早くオンになる
-- CR 457315
DDR2 SDRAM Virtex-4 Serdes クロッキング
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 482871
- パラメーター、Tbit_straddle および Tbit_straddle_1 を read_data_timing 表計算シートから削除
-- CR 481259
- アドレス、コマンドおよびデータ トライステートに対し VHDL で IOB = FORCE 制約を追加
-- CR 505255
DDR SDRAM Virtex-4
- (ザイリンクス アンサー 31797) MIG v2.3 - Virtex-4 DDR/DDR2 ダイレクト クロッキング : 余分な IDELAYCTRL インスタンス LOC 制約によって警告メッセージ「WARNING:Place:851」が表示される
-- CR 480208
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 482871
QDRII SRAM Virtex-4
- リセットがディアサートされた後コマンド信号がトグルしない
-- CR 498610
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 482871
DDRII SRAM Virtex-4
- リセットがディアサートされた後コマンド信号がトグルしない
-- CR 498610
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 48287
DDR/DDR2 SDRAM Spartan-3
- (ザイリンクス アンサー 31801) MIG v2.3 - Spartan-3A スターター キット : create_ise.bat で生成した ISE プロジェクト出力で変換プロセスを実行すると「ERROR:ConstraintSystem:59」というエラー メッセージが表示される
-- CR 478919
- (ザイリンクス アンサー 31591) MIG v2.3 - Spartan-3 ジェネレーション DDR/DDR2 SDRAM : 提供されている user_design の UCF ファイルで fifo_we_clk の階層が間違っている
-- CR 480929
- (ザイリンクス アンサー 31734) MIG v2.3 - Spartan-3 Generation DDR2 SDRAM : 一部のメモリ デバイスで tRAS および tRFC 仕様違反が発生する
-- CR 484933
- システム クロックにトップ バンクが選択されている場合の xc3s1400a-ft256 デバイスの UCF RLOC_ORIGIN 制約を修正
-- CR 504837
- X4 メモリ デバイスがバンク 3 に選択されている場合、xc3s50a-ft256 および xc3s50an-ftg256 デバイスの UCF ファイルで cal_ctl AREA_GROUP 範囲を修正
-- CR 504836
- IOB=TRUE 属性を新しい IOB=FORCE 属性に置き換え
-- CR 482871
- addr_gen モジュールで正しいビット幅が row_address1 に割り当てられる
-- CR 479364
- サンプル デザイン (合成可能なテストベンチ) がすべてのデータ ビットをトグルし、テスト範囲を拡大
-- 478022
- Spartan-3 ジェネレーション デザインで TS_CLK90 の UCF 制約を to TS_DQS_CLK に追加
-- CR 480282
MIG ユーザー ガイドへのアップデート
- QDR2 PCB ガイドラインの追加情報を付録に追加
-- CR 499760
-- CR 504682
- トレース一致要件を明確にするための記述を付録 A のメモリ インプリメンテーション ガイドラインに追加
-- CR 491957
- Virtex-4 および Virtex-5 QDRII デザインに分けて、付録 A にピン割り当てルールを追加
-- CR 496617
- 付録 A で、ループバック信号は Spartan デザインのみに必要であると修正
-- CR 491299
- 第 1 章に「MIG integration in ISE」セクションを追加
-- CR 473932
- simulation_help から MIG ユーザー ガイドに情報を移動
-- CR 496413
- 表 8-17 で Spartan-3A DSP FPGAs の 72 ビット DIMM のサポートを削除
-- CR 497709
- XIL_ROUTE_ENABLE_DATA_CAPTURE 環境変数に関するコメントを削除。現在は不要です。
-- CR 490624
- Spartan-3 デザインの example_design テストベンチ モジュールで auto_ref_req および refresh_done 信号を使用する必要がないことを説明する注記を追加
-- CR 493312
- (ザイリンクス アンサー 31107) の情報を MIG ユーザー ガイドに移動
-- CR 493211
- FIFO しきい値の変更方法を追加
-- CR 470112
- Virtex-4 QDRII SRAM デザインの「Limitations」セクションで FIFO ステータス信号に対するコントローラーの書き込みおよび読み出しコマンド シーケンスの情報をアップデート
-- CR 490757
- 各デザインの合成可能テストベンチで使用されている書き込みデータ パターン、アドレス ロケーション、バースト数に関する記述を追加
-- CR 478024
- ユーザー インターフェイスからの未使用ビットの駆動についての記述を追加
-- CR 477483
- ユーザー インターフェイス クロックの詳細を追加
-- CR 499126
- ユーザー インターフェイス クロックのセクションでクロッキング セクションへの参照を追加
-- CR 492683
- Virtex-5 ODT の章に XAPP858 の「Capturing the Last Data of Read Burst」セクションへの参照を追加
-- CR 496238
- デュアル ランク DIMM の ODT0、ODT1 および CS0、CS1 の詳細を追加
-- CR 491649
- Virtex-5 DDR2 SDRAM のサポートされていない機能のリストからデュアル ランク DIMM を削除
-- CR 491434
- 「Required UCF and HDL Modifications for Pinout Changes」セクションをアップデート
-- CR 476819
- Virtex-5 DDR2 SDRAM デザインの af_addr バス内のチップ セレクト ビットの説明の追加
-- CR 476818
MIG ツール
- (ザイリンクス アンサー 31606) MIG v2.3、Virtex-5 DDR2 - CLK と CLK90 の関係
-- CR 481527
- (ザイリンクス アンサー 31772) MIG v2.3 - Spartan-3 ジェネレーション デバイスで [Verify UCF] オプションを使用する際の既知の問題
-- CR 506103
-- CR 480930
-- CR 480928
-- CR 480927
- (ザイリンクス アンサー 31590) MIG v2.3 - Create Custom Part 機能を使用して作成したメモリ パーツが MIG 起動後 GUI で表示されない
-- CR 459684
-- CR 487931
- (ザイリンクス アンサー 31807) MIG v2.3 - Update Design ツールに mig.prj および UCF をアップロードすると MIG がクラッシュする
-- CR 478340
-- CR 491681
- (ザイリンクス アンサー 31578) MIG v2.3 - DDR2 SDRAM: Qimonda モデルをシミュレートすると「Memory Allocation Failure」というエラー メッセージが表示される
-- CR 481248
- 次の DDR2 SDRAM メモリ パーツに対して出力駆動能力オプションをイネーブル - MT47H64M8XX-3、MT47H64M8XX-5E、MT47H64M8XX-25E-IT、MT8HTF6464AY-667
-- CR 504835
- Virtex-5 デザインに対し、docs フォルダーにあるRead_data_timing.xls のシート 1 および 2 の名前を IODELAY_HIGH_Mode および
IODELAY_NORMAL_Mode に変更
-- CR 503008
- 次の DDR2 SDRAM メモリ パーツの CLK_WIDTH 値を修正
MT9HTF12872CHY-53E、MT9HTF12872CHY-667、MT16HTF25664HY-40E、MT16HTF25664HY-53E、MT16HTF25664HY-667
-- CR 502733
- Virtex-4 SERDES DDR2 SODIMM/UDIMM の周波数サポートを最大 267MHz に低減
-- CR 501550
- 互換性のある FPGA 間のスピード グレードおよびパッケージを MIG で比較
-- CR 500794
- XC3S5000FG676 デバイスの最大データ幅を修正
-- CR 499253
- Spartan デザインで [Verify UCF] を使用すると rst_dqs_div 信号に対し警告メッセージが間違って表示される
-- CR 498903
- 出力ディレクトリ パスと mig.prj パスの両方でカスタム メモリ パーツが検索される
-- CR 493688
- コンポーネント名と出力フォルダが同じの生成済みのデザインに対しバッチ モードで有効なプロジェクト ファイル mig.prj を MIG で生成
-- CR 493686
- VHO ファイルのインスタンシエーション テンプレートの問題を修正
-- CR 493054
-- CR 481247
- [Generate] をクリックすると、MIG が閉じて tmp/_cg パスをポイントしない
-- CR 491529
- PPC440 デザインでは DDR2_RESET_N 信号をアドレス グループに割り当て
-- CR 491079
- [Bank Selection] で [Address] というグループ名が [Address/Control] に変更
-- CR 490909
- Virtex-4 および Virtex-5 DDR SDRAM デザインの X_CORE_INFO 属性タグ名を修正
-- CR 488618
- Spartan-3 ジェネレーションの MIG GUI の [Bank Selection] ページで予期せぬコンフィギュレーション警告メッセージが表示されるのを修正
-- CR 483278
- DDR SDRAM および DDR2 SDRAM メモリでサポートされている駆動電流値を MIG GUI で下げる
-- CR 482795
- 合成オプション optimize_primitives を Virtex-5 のマルチインターフェイス デザインで使用する場合の問題を修正
-- CR 481356
- Virtex-5 のマルチコントローラーおよびマルチインターフェイス デザインの VRP/VRN に関連したピン割り当ての問題を修正
-- CR 481353
- コンポーネント名のディレクトリにザイリンクス リファレンス ボード ファイルが MIG で出力される
-- CR 478102
- create_ise.bat ファイルに Linux と Windows でそれぞれ異なるコメント区切り文字が含まれる
-- CR 475066
- ise_flow.bat を実行すると PAR フォルダから前にインプリメントしたファイルが MIG により削除される
-- CR 474031
- マルチコントローラー デザインでピン割り当て時間を短縮するためアルゴリズムを改善
-- CR 469244
- GUI でオプションを 2 回クリックしなければならなかった問題を修正
-- CR 459772
- ISE 内から実行されている CORE Generator から MIG デザインを生成するとき、ISE を閉じても xmdf.tcl ファイルは ISE で上書きされない
-- CR 457612
- [Create Custom Part] を使用して作成した新規メモリ パーツはプロジェクト パス エリアに保存される
-- CR 448842
- MT47H16M16XX-37E を基本パーツとして使用したカスタム パーツで作成された MIG デザインが論理シミュレーション中にすべてのタイミング パラメーターをパスするようになりました
-- 510254
- MT16HTF25664HY デバイスの CLK_WIDTH が MIG で正しく設定されるようになりました。
-- 507100
- Spartan-3 DDR/DDR2 デザインが +5/-6 タイル ルールに対して MIG で正しく検証されます。これは、関連 DQS ビットの配置位置から上 5 タイル下 6 タイル内に DQ ビットが配置されていることを確認します。
-- 506013
既知の問題
(ザイリンクス アンサー 31579) MIG v2.3、v3.0 Virtex-5 QDRII - 「ERROR:Place:899 - The following IOBs use DCI and have been locked to the I/O bank #」というエラー メッセージが表示される
(ザイリンクス アンサー 32318) MIG v3.0、Virtex-5 QDRII - 合成ツールとして Synplify Pro 9.6.2 を使用していると、ハードウェアでキャリブレーションが完了しない
(ザイリンクス アンサー 32319) MIG v3.0 - create_ise.bat ファイルを実行しても ISE プロジェクトが正しく生成されない
(ザイリンクス アンサー 32320) MIG v3.0-3.3 - 同じコンポーネント名の MIG プロジェクトを生成または再生成するとエラーが発生する
(ザイリンクス アンサー 32375) MIG 2.3/3.0/3.1、Virtex-5 QDRII - 125 ~ 250MHz の周波数の段階 2 のキャリブレーション後に CQ と FPGA クロックの間隔が小さくなる
(ザイリンクス アンサー 32475) MIG v3.0, Spartan-3 ジェネレーション DDR/DDR2 - [Verify UCF] および [Update Design] の既知の問題
(ザイリンクス アンサー 32449) MIG v2.3, v3.0 Spartan-3 ジェネレーション DDR/DDR2 - 完全なピン割り当てルール
| AR# 32090 | |
|---|---|
| 日付 | 10/14/2014 |
| ステータス | アクティブ |
| 種類 | 一般 |
| ツール |
|