AR# 32147

ISE Design Suite 11 - 既知の問題

説明

japan.xilinx.com にある『ISE Design Suite 11 : インストール、ライセンス、リリース ノート』には、インストール手順、システム要件など ISE Design Suite 11 についての一般情報が記載されています。

このアンサーはリリース ノートを補足するもので、今後リリースで修正される予定や可能性のある既知の問題へのリンクをリストしています。

メモ : IP の重要な既知の問題は、11.5 のセクションに記載されています。IP の一般的な既知の問題は、『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

その他の既知の問題のアンサー

(ザイリンクス アンサー 32929) Virtex-6 - 11.x ソフトウェアでの Virtex-6 FPGA に関する既知の問題
(ザイリンクス アンサー 32651) Spartan-6 - 11.x ソフトウェアでの Spartan-6 FPGA に関する既知の問題
(ザイリンクス アンサー 32288) 11.1 CORE Generator - 既知の問題
(ザイリンクス アンサー 32420) 11.1 ChipScope Pro - 既知の問題
(ザイリンクス アンサー 32174) 11.1 System Generator for DSP - リリース ノート、README、および既知の問題
(ザイリンクス アンサー 32176) 11.1 AccelDSP 合成ツール - リリース ノート、README、および既知の問題
(ザイリンクス アンサー 32168) 11.1 EDK - EDK マスター アンサー リスト
(ザイリンクス アンサー 32440) 11.1 iMPACT - リリース ノートおよび既知の問題
(ザイリンクス アンサー 32295) 11.1 ライセンス - ザイリンクス ソフトウェアのライセンスに関する既知の問題
(ザイリンクス アンサー 32492) 11.1 ISE Design Suite インストール - 既知の問題
(ザイリンクス アンサー 33055) 11.2 ISE Design Suite - XilinxUpdate (11.2) の既知の問題および README
(ザイリンクス アンサー 33381) ISE Design Suite 11 - ISE Simulator (ISim) の既知の問題
(ザイリンクス アンサー 32525) 11.1 PlanAhead - 既知の問題
(ザイリンクス アンサー 32548) 11.1 ISE - Project Navigator 11.1 の既知の問題
(ザイリンクス アンサー 32511) 11.1 XST - 既知の問題

11.5 の既知の問題

(SP5)(ザイリンクス アンサー 33849) - Virtex-6 FPGA MMCM - DRP/位相シフト、VCO 最小周波数、CLKFBOUT_MULT_F 値の新しい要件

(SP5)(ザイリンクス アンサー 33763) - Virtex-6 FPGA Integrated Block Wrapper v1.4、v1.4 rev 1、および v1.4 rev 2 for PCI Express - ISE Design Suite 11.4 および 11.5 でのリリース ノートおよび既知の問題

(SP5)(ザイリンクス アンサー 34611) - Virtex-6 FPGA Integrated Block Wrapper v1.4 rev 2 for PCI Express - ISE 11.5 でリリースされた v1.4 rev 2 の VHDL ファイルを生成できるようにするパッチ

(SP5)(ザイリンクス アンサー 34612) - Virtex-6 FPGA Integrated Endpoint Block v1.4 for PCI Express - ISE Design Suite 11.4 で生成した v1.4 コアを ISE 11.5 でシミュレーションするとエラーが発生する

(SP5)(ザイリンクス アンサー 33277) - Spartan-6 FPGA Integrated Block Wrapper v1.2 and v1.2 rev 1 for PCI Express - ISE Design Suite 11.3、11.4、および 11.5 でのリリース ノートおよび既知の問題

(SP5)(ザイリンクス アンサー 34341) Spartan-6 FPGA Integrated Endpoint Block v1.2 for PCI Express - ISE Design Suite 11.3 または 11.4 で生成した v1.2 コアを ISE 11.5 でシミュレーションするとエラーが発生する

(SP5)(ザイリンクス アンサー 34451) - Spartan-6 FPGA Integrated Endpoint Block v1.2 rev 1 for PCI Express - ISE Design Suite 11.5 で生成した v1.2 rev 1 のコアをシミュレーションすると終了しない

(SP5)(ザイリンクス アンサー 34094) - MIG v3.3、Virtex-6 FPGA DDR2/DDR3 - MMCM CLKFBOUT_MULT_F= 4 は不正であり、手動の変更が必要

11.4 の既知の問題

(SP4)(ザイリンクス アンサー 31788) 11.x ChipScope Pro - 「ERROR:MapLib:990 - Map has detected that you are using ChipScope Pro cores generated prior to version 10.1...」というエラー メッセージが表示される

(SP4)(ザイリンクス アンサー 33218) 11.2 - MAP - 「FATAL_ERROR:Pack:pksrasliceplanner.c:5683:1.84 - No signal on pin S0 of frag...」というエラー メッセージが表示される

(SP4)(ザイリンクス アンサー 33744) 11.3 Virtex-5 FPGA MAP - グローバル最適化オプションの組み合わせによってはロジックが破損する

(SP4)(ザイリンクス アンサー 33743) 11.3 Virtex-6 FPGA MAP - IBUFDS_GTXE1 コンポーネントに関連するロジックの自動削除動作の変更

(SP4)(ザイリンクス アンサー 33358) Spartan-6 FPGA MCB - データ マスクをオフにできず、UDM および LDM ピンを汎用 I/O (GPIO) として使用できない

(SP4)(ザイリンクス アンサー 33340) 11.2 MAP/PAR - ISE 11.2 でサポートされるマルチスレッドについて

(SP4)(ザイリンクス アンサー 32388) 10.1 ChipScope Core Generator - 「ERROR:PhysDesignRules:10 / WARNING:PhysDesignRules:10 - The network <CONTROL<2>> is completely unrouted」というエラー メッセージが表示される

(SP4)(ザイリンクス アンサー 32544) Embedded Tri-mode Ethernet MAC Wrapper (Virtex-4) v4.7 - MII インターフェイスを含むデザインをインプリメントすると I/O バンク規則により MAP でエラーが発生する

(SP4)(ザイリンクス アンサー 33377) MIG v3.2, Virtex-6 FPGA RLDRAMII - デバッグ信号をオンにするとデザインを配線できない

(SP4)(ザイリンクス アンサー 33021) 11.2 Virtex-6 配置 - 使用率の非常に低いデザインの QOR が非常に悪い場合がある

(SP4)(ザイリンクス アンサー 31827) 10.1 MAP - フェーズ 10.29 で「DeleteInterpProc called with active evals」というエラー メッセージが表示され、マップが停止する

(SP4)(ザイリンクス アンサー 33153) 11.2 Spartan-6 PAR - 「WARNING:ParHelpers:79 message」というメッセージが不正に表示される

(SP4)(ザイリンクス アンサー 33783) 11.3 Virtex-5 FPGA 配置 - MAP が配置フェーズ 9.30 でグローバル クロック分配レポートを出力した後にクラッシュする

(SP4)(ザイリンクス アンサー 32955) 11.2 Timing Analyzer - クロック スキュー計算で PERIOD 制約の PRIORITY キーワードが無視される

(SP4)(ザイリンクス アンサー 32458) 11.1 Timing Analyzer リリース ノート - タイミング レポートから FPGA Editor へのクロスプローブ方法

(SP4)(ザイリンクス アンサー 33019) Spartan-6 クロック - DCM_CLKGEN スペクトラム分散クロック生成機能のサポート

(SP4)(ザイリンクス アンサー 32457) 11.1 タイミングの既知の問題 - FALLING キーワードのある OFFSET IN が 1 クロック サイクル分ずれているように見える

(SP4)(ザイリンクス アンサー 32120) 11.1 リリース ノート - PAR/Timing Analyzer/trce - 11.1 PAR レポートにコンポーネント スイッチ制限に関する警告メッセージが含まれる

(SP4)(ザイリンクス アンサー 32111) 11.1 既知の問題 - Timing Analyzer/trce - 高度解析でコンポーネント スイッチ制限が無視される

(SP4)(ザイリンクス アンサー 32325) 11.1 既知の問題 - タイミング解析、Virtex-5 - CRC32 コンポーネントを使用すると Timing Analyzer で最大周期の警告が表示されない

(SP4)(ザイリンクス アンサー 33808) SPI-3 Link Layer v7.1 - 一部の Spartan-6 デザインでタイミングが満たされないことがある

(SP4)(ザイリンクス アンサー 32445) 11.1 既知の問題 - タイミング - BUFGMUX の入力クロックのタイミング解析が不正

(SP4)(ザイリンクス アンサー 32957) 11.2 制約システム - NET PERIOD 制約が REFCLK 入力から GTP/GTX の RXRECCLK 出力にプッシュされる

(SP4)(ザイリンクス アンサー 32630) 11.1 制約 - ワイルドカード * を使用した場合に TIMEGRP にいくつかの PIN が含まれない

(SP4)(ザイリンクス アンサー 30063) 11.1 既知の問題 - Constraints Editor/Timing Analyzer - Timing Analyzer から制約を編集すると、間違ったタイミング制約が編集される

(SP4)(ザイリンクス アンサー 32441) 11.1 既知の問題 - タイミング - PLL/DCM のクロック誤差の離散ジッタが大きめに見積もられている

(SP4)(ザイリンクス アンサー 32505) 11.1 Timing Analyzer - Timing Analyzer から FPGA Editor にクロスプローブしようとすると警告メッセージが表示される

(SP4)(ザイリンクス アンサー 31855) 11.1 リリース ノート - タイミング - PLL および DCM のタイミング レポートのコンポーネント スイッチ制限の値が変更されている

(SP4)(ザイリンクス アンサー 33007) 11.1 タイミング、Virtex-4 - 「WARNING:Timing:3327 - Timing Constraint」という警告メッセージが表示され、DCM の DLL および DFS 出力の両方を使用すると DCM の DLL 部分によりコンポーネント スイッチ制限が限定される

(SP4)(ザイリンクス アンサー 32845) 11.1 Timing Analyzer - ネットの参照レポートと FPGA Editor でピン名が一致しない

(SP4)(ザイリンクス アンサー 32123) 10.1i ISE - Project Navigator で 10.1i のプロジェクトを開こうとすると「FATAL_ERROR:Portability:PortDynamicLib.c:358:1.29 」というエラー メッセージが表示される

(SP4)(ザイリンクス アンサー 32527) 11.1 ISE - Project Navigator プロジェクトのディレクトリ パスにアジア言語の文字を使用できるか

(SP4)(ザイリンクス アンサー 32106) 10.1.3 TRCE - タイミング レポートに非常に多数の解析パスが表示される

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33381 ISE Design Suite 11 - ISE Simulator (ISim) の既知の問題 N/A N/A
AR# 32147
日付 05/22/2012
ステータス アーカイブ
種類 既知の問題
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