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AR# 32195

Serial RapidIO v5.2、v5.3 - Virtex-4 FX 3.125G、4x コアでタイミングが満たされない場合がある

説明

Virtex-4 FX FPGA 用に生成された Serial RapidIO v5.2、v5.3 または v5.4 コアが x4 レーン、3.125G ライン レートの場合に次の制約でタイミングが満たされない場合があります。

TS_CLK0_BUF = PERIOD TIMEGRP "CLK0_BUF".4 ns HIGH 50% INPUT_JITTER 0.1 ns PRIORITY 0
TS_UCLK = PERIOD TIMEGRP "UCLK" 6.4 ns HIGH 50% INPUT_JITTER 0.1 ns PRIORITY 0

ソリューション


ISE Design Suite 12.1 でリリースされた SRIO v5.5 コアにタイミングの問題を軽減するためのいくつかの修正が加えられました。稀ですが、このタイミング制約にエラーが発生して、高度なタイミング クロージャ テクニックが必要となるケースがあります。特に、コアを特定のエリアに制約するのに十分な大きさのエリア グループと、異なるコスト テーブル (Map/PAR の -t オプション)および SmartXplorer を使用すると、タイミングを改善しやすくなります。


改訂履歴
2009 年 4 月 27 日 - 初期リリース
2009 年 6 月 30 日 - 修正スケジュールを更新
2010 年 4 月 8 日 - 修正バージョンを更新

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40519 Serial RapidIO v5.6 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40519 Serial RapidIO v5.6 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 32195
作成日 04/29/2009
最終更新日 09/25/2012
ステータス アーカイブ
タイプ 既知の問題