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AR# 32199

SPI-3 Link Layer v5.2 - ISE 11.1 でのリリース ノートおよび既知の問題

説明

このアンサーでは、ISE ツール 11.1 でリリースされた SPI-3 (POS-PHY L3) Link Layer v5.2 コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

 

- 新機能 

- 修正点 

- 一般情報 

- 既知の問題 

 

インストール手順、CORE Generator の一般的な既知の問題、およびデザイン ツールの要件は、次の『IP リリース ノート ガイド』を参照してください。

http://japan.xilinx.com/support/documentation/user_guides/xtp025.pdf

ソリューション

v5.2 での新機能 

 

- ISE 11.1 ツールをサポート 

- Spartan(R)-3A DSP デバイス ファミリのサポートを削除

- Virtex-5 TXT FPGA でテスト

 

v5.2 での修正点 

 

- インプリメンテーション スクリプトで MAP と PAR のエフォート レベルを high に増加

 

- Spartan-3AN デバイスの TX_CLK ピンの LOC を GCLK ピンに移動

- 修正バージョン : v5.2 

- CR 503557 

 

- 11.1 でタイミング クロージャを達成するため、サンプル UCF ファイルで選択したファミリの DCM 位相シフトを修正

 

- 波形ビューアーに表示される未使用の信号が最適化で削除されないように ModelSim シミュレーション スクリプトに vsim vopt 引数を追加

- 修正バージョン : v5.2 

- CR 480217 

 

- 一般情報 

 

- Tx および Rx コアは、コアと共に生成された UCF ファイルに含まれているデフォルトのタイミング制約で提供されます。コアのコンフィギュレーション、ターゲット アーキテクチャ、およびスピード グレードによっては、コアの実行速度が大幅に上がっている場合があります。パフォーマンス要件を満たすため、制約を変更できます。すべてのタイミング制約が満たされていれば、SPI-3 Link コアはユーザー指定のレートで動作します。タイミング クロージャを検証するには、サンプル デザインではなくユーザー ロジックを使用するのが最良の方法です。サンプル デザインのみをインプリメントすると、SPI-3 Link コアのパフォーマンスが制限されてしまう可能性があります (ユーザー インターフェイスが I/O ピンに配線されている場合など)。 

- Spartan-3/3E パーツを使用している場合、クロックに PHASE_SHIFT のある DCM は、OIF 仕様である 2ns 入力タイミング要件を満たす必要があります。このソリューションは、システムのタイミング バジェットにより Link コアでこの 2ns 入力要件を超えることができない場合にのみ必要です。 

 

v5.2 での既知の問題 

 

MAP および PAR のエフォート レベルを High に設定してもコアのタイミング満たすことができない場合、PAR を -xe n オプションを使用して実行できます。 

 

(ザイリンクス アンサー 34527) タイミングを満たさないデザインがある

- CR 510018  

- Spartan-3AN デバイスにサンプル インプリメンテーション スクリプトおよび UCF ファイルを使用すると、PAR で「WARNING:Par:62 - Your design did not meet timing.」という警告メッセージが表示されます。タイミング クロージャは UCF ファイルで DCM PHASE_SHIFT の値を変更すると達成できます。 

 

改訂履歴 

2009/04/27 - 初版

AR# 32199
作成日 04/14/2009
最終更新日 05/23/2014
ステータス アーカイブ
タイプ リリース ノート