AR# 32200

SPI-3 PHY Layer v5.2 - ISE 11.1 でのリリース ノートおよび既知の問題

説明

キーワード : CORE Generator, CORE Generator, IP, update, spi-3. spi3, system, packet, interface, SONET, sonnet, oif, oc-48, physical, layer, パケット, 開く, 物理的, リンク, レイヤ, ソース, 同期, 位相, アライメント, シンク, ダイナミック, スタティック

このアンサー レコードには、ISE 11.1 でリリースされた SPI-3 (POS-PHY L3) Physical Layer v5.2 コアのリリース ノートおよび既知の問題が記載されています。

- 新機能
- 問題の修正
- 一般情報
- 既知の問題

インストール手順、一般的な CORE Generator の既知の問題、デザイン ツール要件については、IP のリリース ノート ガイドを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/xtp025.pdf

ソリューション

v5.2 での新機能

- ISE 11.1 ソフトウェア サポート
- Spartan(R)-3A DSP デバイス ファミリのサポートの削除
- Virtex-5 TXT でテスト

v5.2での問題修正

- 11.1 でタイミング クロージャを達成するため、選択されたデバイス ファミリの DCM 位相シフトをサンプル UCF ファイルで変更

- 波形ビューアに表示される未使用信号が最適化で削除されないようにするため、ModelSim シミュレーション スクリプトに vsim vopt 引数を追加
- 修正されたバージョン : v5.2
- CR 496774

一般情報

- Spartan-3/3E パーツを使用している場合、クロックの PHASE_SHIFT のある DCM は OIF 仕様である 2 ns 入力タイミング要件を満たす必要があります。このソリューションは、システムのタイミング予想で PHY コアでこの 2 ns 入力要件を超えることができない場合にのみ必要です。この制約は、コアに付属のサンプル デザインに追加されています。

- サンプル デザインには、サンプル デザインでピンが不足しているか、またはピン配置が不適切であるためにスピードを重視した配線ができないことが原因で、PHY コアの MAP または PAR でエラーが発生する可能性のある、チャネルの多いコンフィギュレーションがいくつかあります。この問題は、サンプル デザインが I/O へのバックエンド伝送制御ピンを実行しているために起きます。これは実際のデザインでは行われません。

- サンプル デザインのシミュレーションでは、デモ用テストベンチにより、パケットがユーザーが GUI で設定した最大チャネル数を超えるアドレスに送信される場合があります。これは、選択されているチャネル数に関係なく (チャネル数は、レポートされるフロー制御情報のチャネル数を示す)、PHY コアで 8 ビット アドレスがパスされるため問題ではありません。

v5.2 での既知の問題

- MAP および PAR のエフォート レベルが High のタイミングをコアで満たすことができない場合、-xe n オプションを使用して PAR を実行することができます。

(Xilinx Answer 32503) Virtex-5 コアでポーリングされたコアに対し PAR でタイミング エラーが発生する
-CR 511526

AR# 32200
日付 12/15/2012
ステータス アクティブ
種類 一般