You are using a deprecated Browser. Internet Explorer is no longer supported by Xilinx.
ソリューション
製品
サポート
ソリューション
製品
サポート
テクノロジー別ソリューション
AI 推論の高速化
戻る
AI 推論の高速化
ザイリンクス AI の利点
ザイリンクス AI ソリューション
ザイリンクス AI で開発を開始
ビデオ AI 分析
ネットワーキング
アプリ ストア
各業界向けのソリューション
航空宇宙/高信頼性製品
戻る
航空宇宙/防衛
概要
アビオニクス/UAV
デジタル レーダー/EW
軍用通信と衛星通信
宇宙
オートモーティブ
戻る
オートモーティブ
概要
ADAS
自動運転
電動化とネットワーク
車載システム
ブロードキャストと業務用 A/V
戻る
ブロードキャストと業務用 A/V
概要
AV over IP
カメラ
コンバーターおよび KVM
エンコーダー/デコーダー
プロフェッショナル オーディオ システム
業務用ディスプレイ/サイネージ
プロジェクション システム
ルーター/スイッチャー
サーバーおよびストレージ
伝送および変調
ビデオ会議システム
ビデオ プロセッシング カード
民生電子機器
戻る
民生電子機器
概要
AV & エンターテイメント
プリンター
ホーム & ライスタイル
データセンター
戻る
データセンター
概要
計算用ストレージ
データベースおよびデータ分析
金融テクノロジ
高性能コンピューティング
ネットワーキング
ビデオおよび画像処理
エミュレーション/プロトタイピング
戻る
エミュレーション/プロトタイピング
概要
ASIC のエミュレーション
FPGA ベースのプロトタイピング
産業用機器
戻る
産業機器
概要
3D プリンターと積層造形技術
ヒューマン マシン インターフェイス
I/O モジュールおよびスマート センサー
IIoT ゲートウェイとエッジ アプライアンス
IIoT エッジ ノードを使用する産業用制御
マシンおよびコンピューター ビジョン
駆動装置およびモーター制御
ロボット産業
スマート グリッド
電車/鉄道
ビデオ監視システム
ヘルスケア / 医療機器
戻る
ヘルスケア / 医療機器
概要
医療施設用除細動器および自動体外式除細動器 (AED)
診断および臨床用の内視鏡画像処理
ヘルスケア AI
CT、MRI、PET 医療画像処理
医療用超音波画像処理
マルチパラメーター患者モニターと心電図 (ECG)
その他の医療機器
ロボット支援手術
医療機器の安全性/セキュリティ/パートナー ソリューション
テストおよび計測機器
戻る
テストおよび計測機器
概要
半導体自動テスト装置
テストおよび測定装置
ワイヤード/ワイヤレス テスト装置
ワイヤード/ワイヤレス 通信
戻る
ワイヤード/ワイヤレス 通信
概要
ネットワーク セキュリティ
テレコム アクセラレーション
テレコミュニケーション
ワイヤレス
ソリューション
製品
サポート
製品カテゴリ
デバイス
戻る
デバイス
シリコン デバイス
ACAP
FPGA および 3D IC
SoC、MPSoC、RFSoC
コスト重視製品ポートフォリオ
ボードとキットの評価
戻る
ボードとキットの評価
ボードとキット検索
評価ボード
System-on-Modules (SOMs)
FPGA メザニン カード
ボードとキットの付属品
アクセラレータ
戻る
アクセラレータ
データセンター アクセラレータ カード
計算用ストレージ
テレコム アクセラレータ
イーサネット アダプター
戻る
イーサネット アダプター
Alveo SN1000 SmartNIC
Alveo U25 SmartNIC
NIC X2 シリーズ オフロード
NIC 8000 シリーズ オフロード
ソフトウェア開発
戻る
ソフトウェア開発ツール
Vitis™ ソフトウェア プラットフォーム
Vitis™ AI
Vitis™ アクセラレーション ライブラリ
レガシ ツール
ソフトウェア開発リソース
開発者サイト - developer.xilinx.com
ザイリンクスのアクセラレータ プログラム
ザイリンクス コミュニティ ポータル
リファレンス アプリ
ハードウェア開発
戻る
ハードウェア開発ツール
Vivado® Design Suite
IP
System Generator
MATLAB & Simulink アドオン
ハードウェア開発リソース
開発者サイト - developer.xilinx.com
シリコン評価ボード
デザイン ハブ
デザインおよびデバッグ ブログ
エンベデッド開発
戻る
エンベデッド開発
エンベデッド ソフトウェア/エコシステム
Xilinx Wiki デザイン サンプル
Xilinx GitHub
ザイリンクス コミュニティ ポータル
コア テクノロジ
戻る
コア テクノロジ
コア テクノロジ一覧
3D IC
コンフィギュレーション ソリューション
コネクティビティ
デザイン セキュリティ
DSP
DFX (Dynamic Function eXchange)
イーサネット
機能安全
高速シリアル
機械学習
メモリ
画像処理向け MIPI コネクティビティ
PCI Express
消費電力削減
プロセッシング ソリューション
RF サンプリング
シグナル インテグリティ
システム モニター/XADC
アプリ ストア
製品の詳細
開発者サイト - developer.xilinx.com
品質と信頼性
Powered By Xilinx
ソリューション
製品
サポート
サポートおよびサービス
サポート
戻る
サポート
サポート ホームページ
ナレッジ ベース
資料
コミュニティ フォーラム
サービス ポータル
デザイン ハブ
Versal ACAP デザイン プロセス資料
ダウンロードとライセンス
サービス
戻る
サービス
トレーニング
ダウンロードとライセンス
製品の返品
ユニバーシティ プログラム
パートナー デザイン サービス
採用情報
会社概要
戻る
会社概要
事業概要
役員紹介
IR 情報
ザイリンクス ベンチャー
地域社会への貢献
企業責任
コーポレート ブリーフィング センター
採用情報
パートナー
戻る
パートナー
ザイリンクス パートナー プログラム概要
アクセラレータ パートナー プログラム
Alveo アクセラレータ カード パートナー ネットワーク
デザイン サービス パートナー
すべてのエコシステム パートナー
お問い合わせ
戻る
お問い合わせ
お問い合わせ
販売代理店に問い合わせ
日本法人について
販売代理店
ニュースルームおよびメディア
ニュースルーム
プレス リリース
ウェビナー
ビデオ ポータル
Powered By Xilinx
コミュニティ
ザイリンクス ブログ
イベント
コミュニティ フォーラム
ショッピング カート
Sub Total
送料
Calculated at Checkout
税
Calculated at Checkout
Secure Checkout
Your cart is empty
Looks like you have no items in your shopping cart.
Click here
to continue shopping
アカウント
ログイン | 登録
サイン アウト
検索
すべて
シリコン デバイス
ボードとキット
IP
サポート
資料
ナレッジ ベース
コミュニティ フォーラム
パートナー
ビデオ
プレス リリース
検索
サポート
AR# 32201: FIFO Generator v5.1 - Release Notes and Known Issues for ISE 11.1
AR# 32201
更新を電子メールで連絡
|
購読解除
FIFO Generator v5.1 - ISE 11.1 でのリリース ノートおよび既知の問題
説明
ソリューション
説明
キーワード : CORE Generator, IP, update, 11.1, FIFO, fifogen, asynchronous, synchronous, common, clocks, memory, block RAM, BRAM, RAMB16, FIFO16, asynch, asymmetric, non-symmetric, first, word, fall, through, fwft, アップデート, 非同期, 同期, 同相, クロック, メモリ, ブロック RAM, 非対称
このアンサーでは、ISE 11.1 でリリースされた FIFO Generator v5.1 コアのリリース ノートと既知の問題を示します。次の内容が記載されています。
- 一般情報
- 新機能
- 修正点
- 既知の問題
- デバイスの問題
インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、次の『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
ソリューション
一般情報
(Xilinx Answer 22014)
FIFO Generator コアを使用した場合、データ カウンタの全幅を選択できない
(Xilinx Answer 22722)
FIFO Generator コアのユーザー ガイドの入手先
(Xilinx Answer 24712)
FIFO Generator で ECC 機能に関連した SBITERR および DBITERR 出力をトリガするユーザー ロジックのテスト方法
(Xilinx Answer 30029)
制約が設定されていないパスのレポートでのセットアップ/ホールド タイム違反
(Xilinx Answer 31144)
FIFO v4.x コアと v3.x 以前のコアの違い
v5.1 の新機能
- ISE 11.1 をサポート
- 独立したクロック RAM または分散 RAM FIFO に対して WR_RST/RD_RST を選択するオプション
- Virtex-6 ブロック RAM およびビルトイン FIFO で ECC エラー インジェクションをサポート
- リセットがアサートされたときに書き込み/読み出し操作が実行されないようコアを改善
v5.1 での修正点
(Xilinx Answer 32032)
分散 RAM コンフィギュレーションで FWFT が使用できない
- 修正されたバージョン : v5.1
- CR 498565
- シフト レジスタ コンフィギュレーションで同期リセット オプションを使用できない
- 修正されたバージョン : v5.1
- CR 448037
- FIFO Generator の VHDL ビヘイビア モデルで、デザインをシミュレーション用に読み込んだときにアレイ長が一致しない
- 修正されたバージョン : v5.1
- CR 476442 および 472517
- FIFO Generator ユーザー ガイドで図 4-17 と図 4-18 の書き込み順が不正
- 修正されたバージョン : v5.1
- CR 437899
- FIFO Generator の GUI で、非同期ポートを使用する FWFT に対して FIFO の [Read Depth] が不正
- 修正されたバージョン : v5.1
- CR 456488
- FIFO Generator の GUI で、サマリ ページに Spartan-3 デバイスの MULT/BRAM 配線競合が説明されない
- 修正されたバージョン : v5.1
- CR 480033
v5.1 の既知の問題
(Xilinx Answer 24003)
Virtex-5 をターゲットとすると NC-Sim で警告メッセージが表示される
(Xilinx Answer 23691)
ビルトイン FIFO コンフィギュレーションではビヘイビア モデルがサポートされていない
(Xilinx Answer 20291)
シミュレーションで X_FF RECOVERY および SETUP に関する警告メッセージが表示される
(Xilinx Answer 20271)
リセットでシミュレーション エラーが発生する
(Xilinx Answer 30226)
空の FIFO に書き込む際に PROG_FULL が予測より早くアサートされることがある
(Xilinx Answer 31379)
XCO ファイルをインポートするとビルトイン FIFO の読み出し/書き込みクロック周波数を変更できない
(Xilinx Answer 31381)
共通クロック (ブロック RAM ベース) のビヘイビア モデル シミュレーションで Empty フラグがアサートされない
改訂履歴
2009 年 4 月 27 日 - 初期リリース
このアンサー レコードはお役に立ちましたか?
はい
いいえ
AR# 32201
日付
04/21/2009
ステータス
アクティブ
種類
一般
People Also Viewed
フィードバック
閉じる