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AR# 32201

FIFO Generator v5.1 - ISE 11.1 でのリリースノートおよび既知の問題

説明

キーワード : CORE Generator, IP, update, 11.1, FIFO, fifogen, asynchronous, synchronous, common, clocks, memory, block RAM, BRAM, RAMB16, FIFO16, asynch, asymmetric, non-symmetric, first, word, fall, through, fwft, アップデート, 非同期, 同期, 同相, クロック, メモリ, ブロック RAM, 非対称

このアンサーでは、ISE 11.1 でリリースされた FIFO Generator v5.1 コアのリリースノートと既知の問題を示します。次の内容が記載されています。

- 一般情報
- 新機能
- 修正点
- 既知の問題
- デバイスの問題

インストール手順、CORE Generator の一般的な既知の問題、デザインツール要件は、次の『IP リリースノートガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

一般情報

(Xilinx Answer 22014) FIFO Generator コアを使用した場合、データカウンタの全幅を選択できない
(Xilinx Answer 22722) FIFO Generator コアのユーザーガイドの入手先
(Xilinx Answer 24712) FIFO Generator で ECC 機能に関連した SBITERR および DBITERR 出力をトリガするユーザーロジックのテスト方法
(Xilinx Answer 30029) 制約が設定されていないパスのレポートでのセットアップ/ホールドタイム違反
(Xilinx Answer 31144) FIFO v4.x コアと v3.x 以前のコアの違い

v5.1 の新機能

- ISE 11.1 をサポート
- 独立したクロック RAM または分散 RAM FIFO に対して WR_RST/RD_RST を選択するオプション
- Virtex-6 ブロック RAM およびビルトイン FIFO で ECC エラーインジェクションをサポート
- リセットがアサートされたときに書き込み/読み出し操作が実行されないようコアを改善

v5.1 での修正点

(Xilinx Answer 32032) 分散 RAM コンフィギュレーションで FWFT が使用できない
- 修正されたバージョン : v5.1
- CR 498565

- シフトレジスタコンフィギュレーションで同期リセットオプションを使用できない
- 修正されたバージョン : v5.1
- CR 448037

- FIFO Generator の VHDL ビヘイビアモデルで、デザインをシミュレーション用に読み込んだときにアレイ長が一致しない
- 修正されたバージョン : v5.1
- CR 476442 および 472517

- FIFO Generator ユーザーガイドで図 4-17 と図 4-18 の書き込み順が不正
- 修正されたバージョン : v5.1
- CR 437899

- FIFO Generator の GUI で、非同期ポートを使用する FWFT に対して FIFO の [Read Depth] が不正
- 修正されたバージョン : v5.1
- CR 456488

- FIFO Generator の GUI で、サマリページに Spartan-3 デバイスの MULT/BRAM 配線競合が説明されない
- 修正されたバージョン : v5.1
- CR 480033

v5.1 の既知の問題

(Xilinx Answer 24003) Virtex-5 をターゲットとすると NC-Sim で警告メッセージが表示される
(Xilinx Answer 23691) ビルトイン FIFO コンフィギュレーションではビヘイビアモデルがサポートされていない
(Xilinx Answer 20291) シミュレーションで X_FF RECOVERY および SETUP に関する警告メッセージが表示される
(Xilinx Answer 20271) リセットでシミュレーションエラーが発生する
(Xilinx Answer 30226) 空の FIFO に書き込む際に PROG_FULL が予測より早くアサートされることがある
(Xilinx Answer 31379) XCO ファイルをインポートするとビルトイン FIFO の読み出し/書き込みクロック周波数を変更できない
(Xilinx Answer 31381) 共通クロック (ブロック RAM ベース) のビヘイビアモデルシミュレーションで Empty フラグがアサートされない

改訂履歴

2009 年 4 月 27 日 - 初期リリース

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AR# 32201
日付	04/21/2009
ステータス	アクティブ
種類	一般

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ザイリンクスについて

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