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AR# 32202

Block Memory Generator v3.1 - ISE 11.1 でのリリース ノートおよび既知の問題

説明

キーワード : CORE, Generator, mem, memory, asynch, asymmetric, nonsymmetric, non-symmetric, block RAM, RAMB, block RAM, BRAM, RAMB16, RAMB, simulation, UniSim, SimPrim, unisims, simprims, NetGen, SDF, メモリ, 非対称, ブロック RAM, シミュレーション

このアンサーでは、ISE 11.1 でリリースされた Block Memory Generator v3.1 コアのリリース ノートと既知の問題を示します。次の内容が記載されています。

- 一般情報
- 新機能
- 修正点
- 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、次の『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

一般情報
Virtex-5、Virtex-4、Spartan-3/-3E/-3E XA/-3A/-3 XA デザインでブロック メモリが必要な場合は、Block Memory Generator v3.1 LogiCORE を使用する必要があります。このコアは、Single-Port Block Memory v6.2 および Dual-Port Block Memory v6.3 コアに置き換わるものですが、単純にコアを挿入するだけで置き換えることはできません。これらのコアは、ザイリンクスの Web サイトより入手可能な Block Memory Migration Kit を使用して、新しい Block Memory Generator コアのフォーマットに変換して使用します。

この移行キットは次のサイトから入手できます。
http://japan.xilinx.com/ipcenter/blk_mem_gen/blk_mem_gen_migration_kit.htm

移行キットの既知の問題は (Xilinx Answer 24848)、v2.4 以前からの XCO パラメータの変更については (Xilinx Answer 29168) を参照してください。

CORE Generator には、Block Memory Generator を v2.4 から最新のコアにアップグレードする機能が含まれています。この機能は CORE Generator の一部ですが、生成済みの Block Memory Generator v2.4 コアを含む既存の CORE Generator プロジェクトを開いたときにのみ使用可能です。CORE Generator ヘルプの「コアのアップグレード」を参照してください。

(Xilinx Answer 24712) Block Memory Generator でECC SBITERR および DBITERR 出力をトリガするユーザー ロジックのテスト方法
(Xilinx Answer 31378) DOA が未使用で DIA がグランド接続されているときに BitGen DRC 警告メッセージが表示される
(Xilinx Answer 31377) 「ERROR:ip - build_algo_return: For the configured RAM size, the number of block RAMs used exceeds the maximum number of block RAMs in all available architectures (550)」というエラー メッセージが表示される


v3.1 の新機能

- BRAM の使用率を 9K、18K、および 36K プリミティブを単位として表示
- 低消費電力アルゴリズムをサポート (Virtex-5、Virtex-4、および Spartan-3/3E/3A/3AN/3ADSP)
- 低消費電力アルゴリズムを使用している場合にポートを常にイネーブルにするオプション ([Always Enabled]) をディスエーブル

v3.1 で修正された問題

- 予測されるブロック RAM の使用率が不正
- 修正されたバージョン : 3.1
- CR# 491178、481514
- 以前のバージョンのコアでは、ブロック RAM の使用率は常に 18K プリミティブを単位としてレポートされていたため、36K プリミティブが使用された場合に実際のブロック RAM の使用率がレポートされたものと異なっていました。GUI でブロック RAM の使用率が 9K、18K、および 36K ブロックを単位として別にレポートされるよう修正しました。

(Xilinx Answer 32290) Virtex-5 シングル ポート ECC コンフィギュレーションで READ_FIRST モードが機能しない
- 修正されたバージョン : 3.1
- CR# 498772

(Xilinx Answer 32037) ECC をイネーブルにした場合の CORE Generator の表示が正しくない
- 修正されたバージョン : 3.1
- CR# 501642、493653

- ビヘイビア モデルから構造モデルへの移行がスムーズにいかない
- 修正されたバージョン : 3.1
- CR# 475649

v3.1 の既知の問題

- データシートの消費電力予測の図は暫定的

(Xilinx Answer 31377) CORE Genenerator のコンソール ウィンドウに「For the configured RAM size, the number of block RAMs used exceeds the maximum number of 18KB block RAMs in the chosen architecture」というエラー メッセージが表示される

(Xilinx Answer 24034) 大型メモリが生成されない
- 生成可能なメモリの最大サイズは、CORE Generator を実行しているマシンによって異なります。たとえば、2G RAM を持つ 3.6GHz で動作する Dual Pentium-4 サーバーでは、1.8M ビット (230K バイト) のメモリを生成できます。
- CR 415768

(Xilinx Answer 23744) ADDR 上の無効なアドレスによって、シミュレーション中にコアで DOUT に X が生成される


デバイスの問題
Virtex-4 および Virtex-5 エラッタは、次のサイトから参照できます。
http://japan.xilinx.com/support/mysupport.htm
Block Memory Generator コアには、エラッタにリストされているブロック RAM の問題すべてが関係します。

改訂履歴
2009 年 4 月 27 日 - 初期リリース
AR# 32202
日付 04/21/2009
ステータス アクティブ
種類 一般
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