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AR# 32230

Virtex-5 GTP RocketIO - シミュレーションでリセットから解除されると DCM がエラーになる

説明

推奨される方法を使用して、DCM を使用して Virtex-5 GTP に対して USRCLK および USRCLK2 を生成すると、シミュレーションで次のようなエラー メッセージが表示されます。

Input Error : RST on instance EXAMPLE_TB.aurora_example_2_i.clock_module_i.clock_divider_i.genblk1 must be asserted for 3 CLKIN clock cycles.

ソリューション

シミュレーションでは、MGT の TXOUTCLK ポートは PLLLKDET がアサートされる 1 または 2 サイクル前にのみトグルし始めます。

PLLLKDET が DCM の RST ポートを駆動するために使用される場合、上記のような警告メッセージが表示されます。ほとんどの場合、この警告メッセージは無視できますが、まれに DCM の出力がフラットなままになることがあります。

これを回避するには、PLLLKDET に 3 サイクル パイプラインを追加します。これで DCM を正しくリセットするのに十分な遅延を追加できます。

ハードウェアでは、PLLLKDET のアサート前にかなりの数のサイクル間 TXOUTCLK が正しい速度でトグルするので問題にはなりません。

AR# 32230
日付 06/14/2017
ステータス アクティブ
種類 一般
デバイス
  • Virtex-5