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AR# 32230

Virtex-5 GTP RocketIO - シミュレーションでリセットから解除されると DCM がエラーになる

説明

キーワード : simulation, DCM, LOCK, flat line, Aurora, GTX, GTP, rocketIO, シミュレーション, デジタル クロック マネージャ, ロック

推奨される方法を使用して、DCM を使用して Virtex-5 GTP に対して USRCLK および USRCLK2 を生成すると、シミュレーションで次のようなエラー メッセージが表示されます。

"Input Error : RST on instance EXAMPLE_TB.aurora_example_2_i.clock_module_i.clock_divider_i.genblk1 must be asserted for 3 CLKIN clock cycles."

ソリューション

シミュレーションでは、MGT の TXOUTCLK ポートは PLLLKDET がアサートされる 1 または 2 サイクル前にのみトグルし始めます。 PLLLKDET が DCM の RST ポートを駆動するために使用される場合、上記のような警告メッセージが表示されます。ほとんどの場合、この警告メッセージは無視できますが、まれに DCM の出力がフラットなままになることがあります。この場合、PLLLKDET に 3 サイクルのパイプラインを追加すると、十分な遅延が追加され、DCM が正しくリセットされます。

ハードウェアでは、PLLLKDET のアサート前にかなりの数のサイクルに対して、TXOUTCLK が正しい速度でトグルするので問題にはなりません。
AR# 32230
作成日 07/29/2009
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般