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AR# 32270

Endpoint Block Plus Wrapper v1.9 for PCI Express - Virtex-5 FXT (GTX RocketIO) で同期リンク以外のリンクを使用するとデータ エラーが発生する

説明

既知の問題 : 1.9、1.8、1.7.1、1.7、1.6.1、1.6、1.5.2、1.5.1、1.5、1.4、1.3、1.2、1.1

Endpoint Block Plus Wrapper for PCI Express は(ザイリンクス アンサー 32164) にある問題の影響を受けます。

ソリューション

この問題の修正は、(ザイリンクス アンサー 32164) を参照してください。この修正は 11.1 のリリース (2009 年 4 月 27 日) で使用可能になる v1.10.1 に含まれる予定です。

この問題に直面した場合は当面の策として次の制約を FXT の UCF ファイルに追加してください。

Lane 0/1:

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" CLK_COR_ADJ_LEN_0 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" CLK_COR_DET_LEN_0 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" CLK_COR_ADJ_LEN_1 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" CLK_COR_DET_LEN_1 = 2;

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" CLK_COR_SEQ_1_1_0 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" CLK_COR_SEQ_1_1_1 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" CLK_COR_SEQ_1_2_0 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" CLK_COR_SEQ_1_2_1 = 10'b0100011100 ;

Lane 2/3:

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" CLK_COR_ADJ_LEN_0 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" CLK_COR_DET_LEN_0 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" CLK_COR_ADJ_LEN_1 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" CLK_COR_DET_LEN_1 = 2;

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" CLK_COR_SEQ_1_1_0 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" CLK_COR_SEQ_1_1_1 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" CLK_COR_SEQ_1_2_0 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" CLK_COR_SEQ_1_2_1 = 10'b0100011100 ;

Lane 4/5:

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" CLK_COR_ADJ_LEN_0 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" CLK_COR_DET_LEN_0 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" CLK_COR_ADJ_LEN_1 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" CLK_COR_DET_LEN_1 = 2;

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" CLK_COR_SEQ_1_1_0 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" CLK_COR_SEQ_1_1_1 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" CLK_COR_SEQ_1_2_0 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" CLK_COR_SEQ_1_2_1 = 10'b0100011100 ;

Lane 6/7:

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" CLK_COR_ADJ_LEN_0 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" CLK_COR_DET_LEN_0 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" CLK_COR_ADJ_LEN_1 = 2;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" CLK_COR_DET_LEN_1 = 2;

INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" CLK_COR_SEQ_1_1_0 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" CLK_COR_SEQ_1_1_1 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" CLK_COR_SEQ_1_2_0 = 10'b0100011100 ;
INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" CLK_COR_SEQ_1_2_1 = 10'b0100011100 ;

この問題は、同期クロックを使用する Virtex-5 FXT デザインや Virtex-5 LXT (GTP RocketIO) デザインには影響しません。これらの制約は LXT/SXT デザインには適用しないでください。

クロックおよび PCI Express の詳細は、(ザイリンクス アンサー 19760) を参照してください。

改訂履歴

04/09/2009 - クロック修正シーケンスを含める回避策をアップデート
4/03/2009 - 回避策および修正のリリース日を追加
03/13/2009 - 初期リリース
AR# 32270
作成日 03/13/2009
最終更新日 08/09/2010
ステータス アクティブ
タイプ ??????
IP
  • Virtex-5 Integrated Endpoint Block