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AR# 32274

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Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - ISE 11.1 でのリリース ノートおよび既知の問題

説明

キーワード : BP, PCIe, UG197, known restrictions, 既知の制限

このアンサーでは、ISE 11.1 でリリースされた Endpoint Block Plus Wrapper v1.10 および v1.10.1 のリリース ノートと既知の問題を示します。次の内容が記載されています。

- 一般情報
- 新機能
- 修正点
- 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、次の『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

一般情報

LogiCORE Endpoint Block Plus for PCI Express では、コアの生成およびインプリメンテーションにライセンスが必要です。ライセンスは無償です。

ライセンスを入手するには、次の製品ラウンジにアクセスしてください。
http://japan.xilinx.com/products/ipcenter/V5_PCI_Express_Block_Plus.htm

重要なメモ :
(Xilinx Answer 30124) で v1.10.1 パッチが提供されています。v1.10 コアに v1.9.x パッチに含まれる修正が適用されるよう、このパッチをすぐにインストールしてください。v1.9.x パッチに含まれている修正で v1.10 に含まれていないものは、(Xilinx Answer 32031)、(Xilinx Answer 32170)、(Xilinx Answer 32171)、および (Xilinx Answer 32276) です。

新機能

- ISE 11.1 デザイン ツールをサポート
- VCS 用の SecureIP シミュレーション モデルのサポートを追加
- Virtex-5 TX150T-FF1156 のサポートを追加

修正点

v1.10 で修正された問題

CR 490064 - ACK が連続して受信されると TX が停止する (8 レーンのみ、レーンの反転が実行されている場合)
ACK DLLP が連続して受信されたときに、送信方向で Integrated Hard Block が停止する問題を修正しました。この問題は、8 レーン製品で、レーン反転が実行されている場合にのみ影響します。

CR 479824 - FXT/TXT の VHDL シミュレーションでの問題
FXT/TXT x8 VHDL シミュレーションで、スクリプトのエラーのためエラーが発生していた問題を修正しました。

CR 472244 - TS2 リンク Upconfigure ビットにより リンク トレーニングでエラーが発生する
TS1 の Autonomous ビットを設定すると Integrated Hard Block for PCI Express のリンク トレーニングでエラーが発生する問題を修正しました。

CR 478551- 書き込みデータのバイト スワップにより PIO サンプル デザインのメモリ空間のデータが不正になる (VHDL のみ)
メモリへの書き込みデータのバイト スワップにより、PIO サンプル デザインのメモリ空間に含まれるデータが不正になる問題を修正しました。これは VHDL のみの問題です。

CR 491602 - Tx Sync モジュールで wait_stable_r が 1 であることが認識されず、SYNC_DONE がアサートされない
resetdone が clock_lock の前にアサートされると、user_clk が有効なときに txsync で wait_stable_r が 1 であることが認識されない問題を修正しました。

CR 493462 - PLL ロックがアサートされたときに 100ms の遅延を追加
Virtex-5 FPGA データシート DC およびスイッチ特性に基づいて、clock_lock (PLL ロック) がアサートされたときに 100ms の遅延を追加しました。

CR 493001- UCF に PAR の優先配置属性を追加し、LUT LOC を削除
UCF に PAR の優先配置属性を追加し、LUT LOC を削除しました。

CR 499701- GTX ラッパから SIM_MODE = LEGACY 設定を削除
VHDL シミュレーションの問題 (上記の CR 479824) の修正に伴い、GTX ラッパから SIM_MODE = LEGACY 設定を削除しました。

CR 492413 - ECRC TRIM がイネーブルの場合に 1DW データおよび TLP Digest での完了信号がドロップされる
ECRC TRIM がイネーブルの場合に 1DW データ ペイロードおよび TLP Digest での完了信号がレシーバでドロップされる問題を修正しました。

CR 502646 - CR 493462 で追加された遅延に、シミュレーションに 100MHx および 250MHz を使用した場合の差が考慮されていない
リファレンス クロック スピードにかかわらず遅延が 100ms になるようカウンタを調整しました。

v1.10.1 で修正された問題

CR 504873 - trn_tdst_rdy_n がディアサートされたときに TX データ パスが恒久的にストールする問題
『Virtex-5 FPGA Integrated Endpoint Block for PCI Express Designs User Guide』 (UG197) の「TX Transmission Issues Due to Lack of Data Credits」で説明されている問題の回避策で TLP の送信が恒久的にストールする問題を修正しました。

CR 506462 - 完了信号ストリームを使用すると RX パスで完了信号が失われる問題
ブロック上の異なる RX チャネル FIFO 間を切り替えるときの遅延が効率的でない場合に入力完了信号が失われる問題を修正しました。

CR 518037 - ISE10.1.3 で XCORE_INFO が不正にレポートされる
ISE10.1.3 で XCORE_INFO が不正にレポートされる問題を修正しました。

CR 436916- MSI コントロール レジスタで Per Vector Masking ビットが不正に設定される
MSI コントロール レジスタで Per Vector Masking ビットが常にイネーブルになる問題を修正しました。ベクタごとのマスクはサポートされていないので、このビットはディスエーブルにしました。

CR 493708 - パワー マネジメントが D0 -> D3hot -> D0 と遷移すると送信がストールする
プログラムされたパワー マネジメントが D0 から D3hot へ遷移すると、trn_tdst_rdy_n がディアサートされ伝送パスが停止状態になる場合はこの問題は解決されています。

既知の問題
Endpoint Block Plus Wrapper for PCI Express には 3 つの主なコンポーネントがあります。

- Virtex-5 FPGA Integrated Block for PCI Express
- Virtex-5 FPGA GTP/GTX Transceivers
- Block Plus Wrapper FPGA fabric logic

統合ブロックおよび GTP/GTX トランシーバの既知の問題は、Block Plus コアのユーザー ガイドを参照してください。
http://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express_v5pciexpressblockplus.htm

Block Plus Wrapper FPGA fabric logic

(Xilinx Answer 31210) Endpoint Block Plus Wrapper v1.10 および v1.10.1 for PCI Express - Legacy Interrupt を生成すると Interrupt Status ビットがセットされない

(Xilinx Answer 31211) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - リンクが L0s に遷移すると BAR 設定がリセットされる

(Xilinx Answer 31460) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - CORE Generator のカスタマイズ ウィンドウの 7 ページ目で FXT のTXPREEMPHASIS が間違っている

(Xilinx Answer 31646) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - デュアル コアの UCF の問題

(Xilinx Answer 31647) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - デュアル コアの implement_dual.bat が生成されない

(Xilinx Answer 31704) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - v1.8 XCO を v1.9 にインポートすると「Error:sim228 -An Invalid core configuration has been detected during Customization」というエラー メッセージが表示される

(Xilinx Answer 31850) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - シミュレーション テストベンチでデバイス コントロール レジスタのアドレスが不正

(Xilinx Answer 32091) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - 長さが 64 バイト以上の完了がダウンストリーム ポート モデルでドロップされる

(Xilinx Answer 32727) Endpoint Block Plus Wrapper v1.10 および v1.10.1 for PCI Express - 予測可能 IP 配置制約により MAP でエラーが発生する


改訂履歴
09/22/2009 - UG493 への参照を削除し、ユーザ ガイドへの参照に置き換え
05/20/2009 - アンサー 32727 を追加
04/27/2009 - 11.1 の初期リリース
AR# 32274
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
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