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AR# 32318

MIG v3.0、Virtex-5 QDRII - 合成ツールとして Synplify Pro 9.6.2 を使用していると、ハードウェアでキャリブレーションが完了しない

説明

Synplify Pro 9.6.2 を使用して合成した MIG 3.0 Virtex-5 QDRII デザインについての既知の問題があります。このバージョンの Synplify Pro では clk0 の立ち下がりクロック エッジが作成されません。このクロックは、出力アドレスおよびコマンド信号へのクロックとして必要です。出力のクロックとして clk0 の立ち上がりエッジが代わりに使用されるため、QDRII メモリでこれらの信号がセットアップ タイムを満たしていないことになります。したがって、デザインのキャリブレーションが完了しません。

ソリューション

この Synplify Pro の問題を回避するには、infrastructure.v モジュールで clk_temp という一時的な信号を追加して、syn_keep 属性を設定します。clk180 に対する既存の割り当てはコメント アウトし、clk_temp 信号の値を clk180 (infrastructure.v の出力) モジュールに割り当てます。

infrastructure.v モジュールで、次のようにコードを変更してください。

wire clk_temp /* synthesis syn_keep = 1 */;
assign clk_temp = !clk0;
assign clk180 = clk_temp;
//assign clk180 = ~clk0;

この問題は、最新バージョンの Synplify Pro - C.03.2009 で修正されています。
AR# 32318
作成日 03/24/2009
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
デバイス
  • Virtex-5 LX
  • Virtex-5 LXT
  • Virtex-5 SXT
  • Virtex-5 TXT
IP
  • MIG