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AR# 32375

MIG 2.3/3.0/3.1、Virtex-5 QDRII - 125 ~ 250MHz の周波数の段階 2 のキャリブレーション後に CQ と FPGA クロックの間隔が小さくなる

説明

Virtex-5 QDRII デザインでは、段階 2 のキャリブレーション中に CQ/Q が FPGA クロックに揃えられます。アルゴリズムにより、ターゲット周波数に基づいて最小枠が割り当てられます。周波数が 250MHz 以上の場合は、15 に制限され、250MHz 未満の場合は、20 になります。

周波数が 250MHz 未満の場合、CQ/Q と FPGA クロックが最小枠の要件である 20 タップの間隔で離れていない可能性があります。 FPGA クロックと CQ/Q との間隔が不十分なため、段階 2 のキャリブレーションが不正確に完了してしまいます。

デザインは、キャリブレーションを完了させてしまうかもしれませんが、この 2 つのクロック間のマージンが十分でない可能性があります。電圧や温度が変化すると、このマージンがデータ エラーとなって現れる場合があります。

ソリューション


この問題を回避するには、phy_dly_cal_sm.v/.vhd モジュールを変更し、CQ/Q と FPGA クロック (CLK0) が常に 20 タップ以上離れるようにします。

phy_dly_cal_sm.v/.vhd はこちらからダウンロードできます。

http://www.xilinx.com/txpatches/pub/applications/misc/ar32375.zip

ダウンロードしたファイルは、MIG で出力された phy_dly_cal_sm.v/.vhd と置き換えてください。

この問題は、MIG 3.2 で修正されています。
AR# 32375
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス
  • Virtex-5 FXT
  • Virtex-5 LX
  • Virtex-5 LXT
  • More
  • Virtex-5 SXT
  • Virtex-5 TXT
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IP
  • MIG
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