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AR# 32396

13.1 CORE Generator - Project Navigator からコアを生成すると VHDL のサンプル ファイルが上書きされる

説明


IP コアを Project Navigator で生成または再生成すると、ファンクション モデルとその他のサポート HDL ファイルが両方の HDL 言語で生成されます。サンプル デザインを生成する IP コアでは、生成される言語にかかわらず simulation フォルダに同じファイル名のものがあるので、ファイルが上書きされ、最初に作成された言語で機能しなくなります。

この問題は、MIG、Endpoint Block for PCI Express コア、Serial Rapid I/O、およびサンプル デザインを生成する一部のネットワーク コアに影響します。

ソリューション


Verilog および VHDL の両方のソース ファイルが書き出されるのは、予期される動作ですが、この IP コアのセットの場合は、サンプル デザインのシミュレーション スクリプトで問題が発生する原因となります。

この問題を回避するには、Project Navigator の環境外で CORE Generator を開き、プロジェクト プロパティで選択した言語でコアを再生成してください。

この問題は、ISE Design Suite 13.2 で修正されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40493 13.x CORE Generator - 既知の問題 N/A N/A
AR# 32396
作成日 04/09/2009
最終更新日 05/22/2012
ステータス アーカイブ
タイプ 既知の問題
ツール
  • ISE - 10.1
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • More
  • ISE Design Suite - 11.3
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE - 9.1i
  • ISE - 9.2i
  • ISE Design Suite - 12.2
  • ISE Design Suite - 12.3
  • ISE Design Suite - 13.1
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