AR# 32475

MIG v3.0, Spartan-3 FPGA DDR/DDR2 - UCF の検証およびデザインのアップデートに関する既知の問題

説明

MIG v3.0 の UCF 検証およびデザイン アップデートは、UCF の変更を検証し、以前のバージョンの MIG デザインをアップデートしたり、デザインを新しい UCF でアップデートできるようにする機能です。

このアンサーでは、MIG v3.0 のこれらの機能に関する既知の問題を示します。

ソリューション

デザイン アップデート機能の既知の問題 

1) 入力 UCF に I/O LOC のみが含まれている場合、エラーが示されません。 

デザインのアップデートは終了しますが、出力デザインには適切な制約が含まれず、MAP 中に次のようなエラー メッセージが表示されることがあります。

ERROR:Pack:679 - Unable to obey design constraints (LOC=SLICE_X30Y56) which require the combination of the following symbols into a single SLICEM component: 

注記 : インプリメンテーションは終了しますが、必要な配線が使用されないためにハードウェアでエラーになる可能性があります。

この問題を回避するには、入力 UCF に DQ ビットに関連する SLICE 制約のセットを 1 つ含めます。

 
次は、DQ SLICE 制約セットの例です。

NET "cntrl0_ddr2_dq[0]" LOC = "B21"; #bank 1 
INST "main_00/top0/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit0" LOC = SLICE_X62Y90; 
INST "main_00/top0/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit0" LOC = SLICE_X62Y91; 

正しい SLICE 制約を指定するには、(ザイリンクス アンサー 32449) を参照してください。

入力 UCF に正しい SLICE 制約のセットが含まれていれば、デザイン アップデート機能で IO LOC が正しく検証され、入力 UCF に関連した必要な制約をすべて含む正しいデザインが出力されます。

 

2)  rst_dqs_div_in および rst_dqs_div_out の配置ルールが満たされなかった場合に、警告またはエラーが表示されません。 

rst_dqs_div_in および rst_dqs_div_out の配置結果の詳細は、(ザイリンクス アンサー 32449) をい参照してください。

これらのルールが満たされているかどうかを手動で確認してください。 

データが正しくキャプチャされるようにするには、これらの信号が正しく配置されている必要があります。 

 

UCF 検証機能

1)  入力 UCF に I/O LOC のみが含まれている場合、入力 UCF にデザイン ピンの割り当てルールに反するものが含まれていても、UCF 検証でエラーが示されません。 

UCF 検証機能で UCF が正しく解析されるようにするには、適切な制約がすべて含まれている必要があります。

つまり、MIG で生成される UCF に含まれるすべての制約を 入力 UCF に含めておく必要があります。 

Spartan-3 FPGA DDR/DDR2 のピン アロケーションの規則については、(ザイリンクス アンサー 32449) を参照してください。

 

2)  rst_dqs_div_in および rst_dqs_div_out の配置ルールが満たされなかった場合に、警告またはエラーが表示されません。 

rst_dqs_div_in および rst_dqs_div_out の配置結果の詳細は、(ザイリンクス アンサー 32449) をい参照してください。

これらのルールが満たされているかどうかを手動で確認してください。 

データが正しくキャプチャされるようにするには、これらの信号が正しく配置されている必要があります。 

これらの問題は、MIG v3.1 で修正されています。

AR# 32475
日付 08/29/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP