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AR# 32499

LogiCORE Initiator/Target v4.8 および v3.167 - 「Simulation Error:$hold( posedge CLK:18310587 ps, posedge I &&& (in_clk_enable1 == 1):18310595 ps, 50 ps );」というエラー メッセージが表示される

説明

キーワード : X_FF.v, setup, hold, セットアップ, ホールド

PING デザインまたはユーザー デザインでタイミング シミュレーションを実行すると、次のようなエラー メッセージが表示されることがあります。

# ** Error:/xilinx//verilog/src/simprims/X_FF.v(101): $hold( posedge CLK:18310587 ps, posedge I &&& (in_clk_enable1 == 1):18310595 ps, 50 ps );
# Time: 18310595 ps Iteration: 1 Instance: /ping_tb/UUT/\PCI_CORE/XPCI_ADQ30
# ** Error: /xilinx/verilog/src/simprims/X_FF.v(101): $setup( posedge I &&& (in_clk_enable1 == 1):18310599 ps, posedge CLK:18310640 ps, 79 ps );
# Time: 18310640 ps Iteration: 2 Instance: /ping_tb/UUT/\PCI_CORE/XPCI_ADQ17

ソリューション

これらのエラーは、コアが転送にアクティブにかかわっていない場合には発生することが予測されます。通常、シミュレーションでコアがバスを駆動しなくなり、トライステートを駆動するようになると発生します。コアの入力でトライステートが検出されると、X がモデルに伝搬され、シミュレータでこのエラーが発生します。

各エラー メッセージを検証し、エラーがこの理由で発生しているのかタイミング問題が発生しているのかを判断してください。IRDY# と TRDY# の両方がアサートされている場合は、コアはデータ転送にアクティブにかかわっています。

改訂履歴
2009 年 4 月 13 日 - 初期リリース
AR# 32499
作成日 04/13/2009
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般