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AR# 32531

12.4/13.4/14.7 Virtex-5 配置 - BUFG を駆動する BUFR が正しく配置されない

説明


制約を適用していないデザインで配置中にエラーが発生し、クロック コンポーネントの配置が最適でないことを示す次のようなエラー メッセージが表示されます。

エラー メッセージに記述されている BUFGCTRL コンポーネントには、BUFR で駆動される入力が 1 つあります。

最適なクロック配置があるのにもかかわらず、配置ツールで最適なクロック配置を見つけることができないのはなぜですか。

ERROR:Place:592 - A clock IOB / BUFGCTRL clock component pair have been found that are not placed at an optimal clock 
IOB / BUFGCTRL site pair. The clock IOB component <FPGA_CLK> is placed at site <H14>. The corresponding BUFG 
component <U3_BUFG> is placed at site <BUFGCTRL_X0Y10> The clock IO site can use the fast path between the IO and the 
Clock buffer if the IOB & BUFGCTRL are both placed in the same half of the device (TOP or BOTTOM). You may want to 
analyze why this problem exists and correct it. If this sub optimal condition is acceptable for this design, you may 
use the CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote this message to a WARNING and allow your design 
to continue. However, the use of this override is highly discouraged as it may lead to very poor timing results. It 
is recommended that this error condition be corrected in the design. A list of all the COMP.PINs used in this clock 
placement rule is listed below. These examples can be used directly in the .ucf file to override this clock rule. 
< NET "FPGA_CLK" CLOCK_DEDICATED_ROUTE = FALSE; >

ソリューション


デザインのグローバル クロックおよびリージョナル クロックの配置は、それぞれのクロック タイプに関連する規則を考慮する個別のアルゴリズムで実行されます。

グローバル クロック配置ツールは、BUFG および GCLKIOB が最適な場所に配置されるようにします。

リージョナル クロック配置ツールは、BUFR が BUFR でアクセスされるクロック領域に配置されるようにします。

これら 2 つのアルゴリズムは、グローバル バッファとリージョナル バッファを組み合わせた回路を処理するよう協調して機能しません。

この問題はまれであるので、修正される予定はありません。

回路で BUFR および BUFG クロック バッファの両方を制約する場合、GCLKIOB の最適でない配置が許容される場合を除き、最適な配置にロックする必要があります。
AR# 32531
作成日 04/21/2009
最終更新日 09/11/2014
ステータス アクティブ
タイプ 一般
デバイス
  • Virtex-5
  • Virtex-5Q
  • Virtex-5QV
ツール
  • ISE Design Suite - 14
  • ISE Design Suite - 13
  • ISE Design Suite - 12