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AR# 32633

ISE Design Suite 11 - ISE 11.x アップデート README (11.2、11.3、11.4)

説明

このアンサーでは、ISE 11 アップデートのインストール手順と修正された問題を示します。
 
インストール方法
11.x アップデートをインストールする前に、ISE Design Suite 11.1 がインストールされていることをまず確認してください。

11.1 の上に直接 11.x アップデートをインストールするか、または ISE Design Suite 11 の既存のアップデートの上に 11.x アップデートをインストールできます。

1. 次のサイトから Xilinx_11._ISE_DS_.tar をダウンロードします。

https://japan.xilinx.com/support/download/index.html/content/xilinx/ja/downloadNav/design-tools/archive.html
 
ダウンロードしたファイルを解凍します。TAR ファイルについては、(Xilinx Answer 32818) を参照してください。
 
3. 解凍したアーカイブの中の xsetup(.exe) を実行します。

4. ISE Design Suite のルート ディレクトリを選択します (C:\Xilinx\11 や /opt/Xilinx/11 など)。
 
注記: XilinxUpdate は ISE Design Suite から実行できます。また、アップデートのダウンロードやインストールにも使用できます。

XilinxUpdate の実行に関する詳細は、ヘルプ システムを参照してください。

このアップデートに含まれているほかの製品の詳細については、(Xilinx Answer 33216) を参照してください。

 

ソリューション


その他の ISE Design Suite の README

(Xilinx Answer 33240) DSP Tools 11.x アップデート README
(Xilinx Answer 32637) EDK 11.x アップデート README

BitGen

(SP2) (Xilinx Answer 32452) 11.1 iMPACT - ソース BIT ファイルでスタートアップ クロックが JTAG に設定されていると SPI PROM をターゲットとする MCS ファイルが正しく生成されない
(SP2) (Xilinx Answer 32868) MIG v3.1、Virtex-6 FPGA: 合成で KEEP_HIERARCHY オプションをイネーブルにすると、BitGen 実行中に「ERROR:PhysDesignRules:368」というエラー メッセージが表示される
(SP3) (Xilinx Answer 33005) 11.2 Spartan-6 配線 - 「ERROR:Bitgen:306 - Illegal routing for signal xxx」というエラー メッセージが表示される
(SP3) (Xilinx Answer 33019) Spartan-6 クロッキング - DCM_CLKGEN スペクトラム拡散クロック生成機能
(SP3) (Xilinx Answer 33191) 11.2 BitGen - 「ERROR:Bitgen:302 - Illegal value 1 for ExtMasterCclk_divide」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33343) 11.1 BitGen - 「ERROR:Bitgen - Incorrect DCI setting for bank 21. It cannot be used as master.」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33223) 11 EDK - 「ERROR:PhysDesignRules:1690 - Incomplete PLL_ADV to PCC440 programming.」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33356) Spartan-6 FPGA MCB - X4 メモリ コンポーネントは IDS 11.4 (MIG 3.3) までサポートされない
(SP4) (Xilinx Answer 33357) Spartan-6 FPGA MCB - 6 個のポートすべてをコンフィギュレーションした場合、ポート 3 は読み出しモードではサポートされない

制約

(SP2) (Xilinx Answer 29887) 11.1 Constraints Editor - [Global] の表で BUFR コンポーネントに関連するクロックが表示されない
(SP3) (Xilinx Answer 32835) 11.2 Constraints Editor - [Validate Constraints] をクリックした後変更した PERIOD 制約の値が元に戻ってしまう
(SP3) (Xilinx Answer 32836) 11.1 Constraints Editor - デザインの最上位クロックがすべてリストされない
(SP3) (Xilinx Answer 32837) 11.1 Constraints Editor - OFFSET IN 制約に対してクロック ポートが入力パッドとしてリストされる
(SP3) (Xilinx Answer 32843) 11.1 Constraints Editor - 表のリファレンス タイムスペックの選択を解除できない
(SP4) (Xilinx Answer 30972) 10.1 NGDBuild - UCF の制約が NCF の制約より優先されない

CORE Generator

(SP2) (Xilinx Answer 32340) 11.1 CORE Generator - Image Pipe Video IP コアのパラメータまたはライセンスを変更し、同じコンポーネント名を使用すると、ネットリストがアップデートされない
(SP2) (Xilinx Answer 32394) 10.1 CORE Generator - Windows NT (64 ビット) でキャッシュのリフレッシュを実行すると「Unable to clear FLEXlm license cache」というメッセージが表示される
(SP2) (Xilinx Answer 32400) 10.1 CORE Generator - バッチ モードの場合、再生成でパラメータが変更されても XCO ファイルがアップデートされない
(SP2) (Xilinx Answer 32406) 11.1 CORE Generator - IP GUI の [Answer Records for the Core] にある 古い IP コアの URL が間違っている
(SP2) (Xilinx Answer 32418) 11.1 CORE Generator - [Upgrade and Regenerate Project IP] を途中でキャンセルするとコアが不一致になる
(SP2) (Xilinx Answer 32467) 11.1 CORE Generator - 無効な XCO パラメータがあるとコマンド ラインで [Upgrade and Regenerate] プロセスを実行したときにエラーが発生する
(SP2) (Xilinx Answer 32473) 11.1 CORE Generator - 再カスタマイズした IP の生成をキャンセルするとプロジェクトの IP リストに存在しない IP が表示される
(SP2) (Xilinx Answer 32480) 11.1 CORE Generator - コアのカスタマイズをキャンセルしても操作が実行可能にならない
(SP2) (Xilinx Answer 32484) 11.1 CORE Generator - 「This core is [not] supported by your chosen part」というメッセージが複製される
(SP2) (Xilinx Answer 32485) 11.1 CORE Generator - ポーリング モードでプロジェクト設定を変更するとセグメンテーション エラーが発生する
(SP2) (Xilinx Answer 32595) 11.1 CORE Generator - IP コアのフル ライセンスではなく評価ライセンスが使用される
(SP3) (Xilinx Answer 32408) 11.1 CORE Generator - 「Validation Failed: Error: It is not possible to generate this core without a valid license」というエラー メッセージが表示される
(SP3) (Xilinx Answer 32824) 11.1 CORE Generator - 中国語、日本語、韓国語版の Windows で IP を生成しようとするとエラーが発生することがある
(SP4) (Xilinx Answer 32459) 11.3 CORE Generator - NT64 でアップグレードおよび再生成プロセスを実行するとエラーが発生する
(SP4) (Xilinx Answer 20780) 11.1 CORE Generator - 「ERROR:coreutil:195 - Could not create Java virtual machine - JVM」というエラー メッセージが表示される

FPGA Editor

(SP3) (Xilinx Answer 32348) 10.1.03 FPGA Editor、ChipScope、CORE Generator - ILA ツールがセグメンテーション エラーが発生してクラッシュし、「FATAL_ERROR:GuiUtilities:WinApp.c:710:$Revision」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33571) 11.1 Virtex-6 FPGA Editor - Logic Block Editor でコンポーネントを初めて開くと、属性およびネットが表示されない

iMPACT

(SP2) (Xilinx Answer 32443) 11.1 iMPACT - [Operations] メニューと右クリック メニューが異なる
(SP2) (Xilinx Answer 32446) 11.1 iMPACT - 「ERROR:Bitstream:32 - 0xXXXX bytes loaded up from 0xXXXXXX overlaps load at 0xXXXXXX」というエラー メッセージが表示される
(SP2) (Xilinx Answer 32447) 11.1 iMPACT - ワン ステップ SVF/XSVF ファイル生成を複数のターゲット デバイスに使用できない
(SP2) (Xilinx Answer 32448) 11.2 iMPACT - 接続したデバイスに対して 1 ステップ SVF が機能しない
(SP2) (Xilinx Answer 32450) 11.1 iMPACT - ISC ファイルを使用する 1532 フローが Spartan-3AN FPGA で使用できない
(SP2) (Xilinx Answer 32454) 11.1 iMPACT - PROM サイズの自動選択が SPI PROM に対して機能しない
(SP2) (Xilinx Answer 32732) 11.2 iMPACT - GUI から [BPI Down] オプションが削除されている
(SP2) (Xilinx Answer 32781) 11.2 iMPACT - Efuse プログラムが Linux でディスエーブルにされている
(SP3) (Xilinx Answer 31628) 10.1 iMPACT - SVF 生成に ISC ファイルを使用して CoolRunner-II デバイスをプログラムすると再生時に「ERROR:iMPACT - Failed ScanDR: TDO does not match Expected TDO"」というエラー メッセージが表示される
(SP3) (Xilinx Answer 32451) 11.1 iMPACT - Spartan-3E FPGA Indirect SPI プログラミングが SVF モードでディスエーブルになる
(SP3) (Xilinx Answer 32606) 11.2 iMPACT - Spartan-3AN デバイスをターゲットとした XSVF ファイルを生成しようとするとエラーが発生する
(SP3) (Xilinx Answer 32724) 11.2 iMPACT - AES F フューズ レジスタをプログラムした後に暗号化されていない圧縮されたビットストリームをプログラムしようとすると iMPACT がクラッシュする
(SP3) (Xilinx Answer 32779) 11.2 iMPACT - Spartan-6 XC6SLX45T および XC6SLX16 で間接的 BPI プログラムをサポート
(SP3) (Xilinx Answer 32831) 11.2 iMPACT - チェックサム操作が接続されている BPI フラッシュに対して実行されると間違ったデバイス位置番号がレポートされる
(SP3) (Xilinx Answer 32852) 11.2 iMPACT, - Platform Cable USB を長時間開いたままにしておくとメモリ リークが発生する
(SP3) (Xilinx Answer 32853) 11.2 iMPACT - Spartan-6 または Virtex-6 FPGA デバイスで [Verify] を実行したときに DONE が High にならない
(SP3) (Xilinx Answer 32854) 11.2 iMPACT - SVF モードで Spartan-6 の Quad Enable ビットのプログラムがディスエーブルになっている
(SP3) (Xilinx Answer 32938) 11.2 iMPACT - Virtex-5 デバイスで間接的 BPI プログラムを実行すると「INFO:iMPACT - Failed to initialize MDM interface」という情報メッセージが表示される
(SP3) (Xilinx Answer 33287) 11.2 iMPACT - Platform Flash のプログラム プロパティに使用できないオプションがあり、FPGA プログラミング プロパティからは検証オプションが使用できない
(SP4) (Xilinx Answer 33585) 11.3 iMPACT - 「Indirect Programming SPI/BPI - '0': Programming terminated. DONE did not go high.」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33623) 11.x iMPACT - 「INFO:iMPACT:650 - syntax error at line 10 token"; "EXCEPTION:iMPACT:CifYacc.c:336:1.22.6.1 - Data mismatch」というメッセージが表示される
(SP4) (Xilinx Answer 32827) 11.2 iMPACT - Virtex-6 FPGA の BPI 間接プログラムのサポート
(SP4) (Xilinx Answer 33778) 11.3、11.4 iMPACT - PROM File Formatter で Spartan-6 オートモーティブ FPGA の BIT ファイルが許容されない

インストール

(SP2) (Xilinx Answer 32596) 11.1 ライセンス - XLCM で $HOMEDRIVE\coregen\CoreLicenses 内のライセンスが表示されない
(SP2) (Xilinx Answer 32598) 11.1 ライセンス - ライセンスを生成するウェブサイトで XLCM から自動的に読み込まれた OS 情報が不正
(SP2) (Xilinx Answer 32649) 11.1 EDK - 「ERROR:PersonalityModule:7 - Unable to open Xilinx data file for Vendor/Device Module "xc9500xl"」というエラー メッセージが表示される
(SP3) (Xilinx Answer 32659) 11.2 ISE Design Suite Common Utilities - fileset.txt への書き込み権がない
(SP3) (Xilinx Answer 32794) 11.2 XilinxUpdate - 100% 以上のファイルがインストールされると表示される

IP コア
https://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ISE Simulator

(SP2) (Xilinx Answer 21796) 10.1 ISE Simulator (ISim) - ISE Simulator ではサードパーティのバイナリ ファイルの読み込みが可能か
(SP2) (Xilinx Answer 32359) 11.1 ISE Simulator (ISim) - シミュレータでタスクを実行すると ISim の GUI がフリーズする
(SP2) (Xilinx Answer 32360) 11.1 ISE Simulator (ISim) - VHDL でアサート/レポートのコマンドを使用するときに問題が発生する
(SP3) (Xilinx Answer 32357) 11.1 ISE Simulator (ISim) - 「FATAL_ERROR:Simulator:Fuse.cpp:217:1.95 - Failed to compile one of the generated C code」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33729) ISE Simulator (ISim) - [Sync Time] ボタンをクリックすると波形ウィンドウで信号が消える
(SP4) (Xilinx Answer 33422) ISE Simulator (ISim) - 「tracing limit is reached. Signal tracing will stop!」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33727) ISE Simulator (ISim) - HDLCompiler:1044 - 「Unknown" Line 0: /data/Xilinx/11.1/ISE/verilog/hdp/lin64/xip/ ...」というエラー メッセージが表示される

MAP

(SP2) (Xilinx Answer 32518) 11.1 Virtex-5 FPGA MAP - 既知の問題 - I/O 規格 DIFF_HSTL_II_DCI を使用する OSERDES/IODELAY/OBUFDS が正しくマップされない
(SP2) (Xilinx Answer 32519) 11.1 MAP - 既知の問題 - 「INFO:Map:91」という情報メッセージの内容が不正
(SP2) (Xilinx Answer 32520) 11.1 MAP - 既知の問題 - 「Running related packing...」の最中にクラッシュする
(SP2) (Xilinx Answer 32522) 11.1 Virtex-5 FPGA MAP - 既知の問題 - 総体的なマップ使用率レポートとモジュール レベルの使用率レポートで BRAM の使用率が異なる
(SP2) (Xilinx Answer 32524) 11.1 Virtex-5 FPGA パック - 既知の問題 - キャリー チェーン接続が配線されない
(SP3) (Xilinx Answer 31788) 11.x ChipScope Pro - 「ERROR:MapLib:990 - Map has detected that you are using ChipScope Pro cores generated prior to version 10.1...」というエラー メッセージが表示される
(SP3) (Xilinx Answer 33025) 11.2 Spartan-6 配置 - 「ERROR:Place:1136 - This design contains a global buffer instance...」というエラー メッセージが表示される
(SP3) (Xilinx Answer 33211) 11.2 Virtex-4 MAP - グローバル最適化アルゴリズムが原因でシフト レジスタ ロジックが破損する
(SP3) (Xilinx Answer 33328) 11.2 Partial - 「FATAL_ERROR:Pack:pkibatranslate.c:4413:1.138.2.2 - Failed to copy Partition Pin」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33564) LogiCORE Initiator、Target v4.10 for PCI - 「WARNING:MapLib:708 - BYPASS attribute」という警告メッセージが表示される
(SP4) (Xilinx Answer 33740) 11.3 Spartan-6/Virtex-6 FPGA MAP - ISE ソフトウェア バージョン 11.2 では挿入されなかった IODELAY が 11.3 で一部のパスに自動的に挿入される
(SP5) (Xilinx Answer 34693) 11.5 Map - ISE 11.5 で発生する LUTRAM トリムの問題に対処するパッチ

PAR

(SP2) (Xilinx Answer 32526) 11.1 Spartan-3A FPGA 配置 - 既知の問題 - MAP または PAR がフェーズ 4.2 でクラッシュする
(SP2) (Xilinx Answer 32528) 11.1 Spartan-3A FPGA 配置 - 既知の問題 - タイミング ドリブン マップでエラーが発生し「ERROR:Place:848」というエラー メッセージが表示される
(SP2) (Xilinx Answer 32530) 11.1 Spartan-3A FPGA 配置の既知の問題 : フェーズ 4.2 でロードなしのクロック バッファが原因でクラッシュする
(SP2) (Xilinx Answer 32531) 11.1 Virtex-5 配置 - BUFG を駆動する BUFR が正しく配置されない
(SP2) (Xilinx Answer 32533) 11.1 Spartan-3A FPGA 配線 - ホールド タイム配線ツールで 10.1 の配線ツールで使用されていたソリューションを見つけることができない
(SP3) (Xilinx Answer 32628) SPI-4.2 v9.1 - 「ERROR:PhysDesignRules:1613 - IDELAYCTRL not found for clock region...」というエラー メッセージが表示される
(SP3) (Xilinx Answer 32761) LogiCORE Ethernet 1000BASE-X PCS/PMA or SGMII v10.2 - ISE 11.2 でのリリース ノートおよび既知の問題
(SP3) (Xilinx Answer 32822) 11.2 Virtex-6 MAP - 「ERROR:Place:1164 - The clock source component ... 」というエラー メッセージが表示される
(SP3) (Xilinx Answer 32922) SPI-4.2 Lite v5.1 - Virtex-6 デザインを実行すると MAP で「ERROR:Place:418 - Failed to execute IOB Placement」というエラー メッセージが表示される
(SP3) (Xilinx Answer 33043) Virtex-6 Embedded Tri-mode Ethernet MAC Wrapper v1.2 : 「Error Place:1153 - A clock IOB / BUFGCTRL pair not placed at optimal site」というエラー メッセージが表示される
(SP3) (Xilinx Answer 33153) 11.2 Spartan-6 PAR - 不正な「WARNING:ParHelpers:79 message」が表示される
(SP4) (Xilinx Answer 32922) SPI-4.2 Lite v5.1 - Virtex-6 デザインを実行すると MAP で「ERROR:Place:418 - Failed to execute IOB Placement」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33362) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.3 - コンフィギュレーションによっては、「Warning:Par:468 - Your design did not meet timing」という警告メッセージが表示される
(SP4) (Xilinx Answer 33520) 11.3 Spartan-6 配置 - 「ERROR:Place:543 for design that should fit」というエラー メッセージが表示される
(SP4) (Xilinx Answer 33519) 11.3 Spartan-6 FPGA 配線 - BUFG が機能したりしなかったりする
(SP4) (Xilinx Answer 33517) 11.3 Virtex-6 配置- GTX コンポーネントに LOC 制約が付けらていてこれに対応する IBUFDS に LOC 制約が付けられていないと、配置フェーズ 1.1 でクラッシュする

Project Navigator

(SP2) (Xilinx Answer 15876) 9.2 回路図エディター - 回路図入力ツールを使用すると、PLL の CLKIN_PERIOD 属性に 0 以外の値を指定できない
(SP2) (Xilinx Answer 18510) 9.2i ISE - 2 つ目の EDIF ファイルを Project Navigator の EDN プロジェクトに追加しようとすると、追加できないはずなのに追加される
(SP2) (Xilinx Answer 24898) 9.1i ISE - Project Navigator の [Find in Files] コマンドで * filter
(SP2) (Xilinx Answer 32339) 11.1 System Generator for DSP - System Generator プロジェクトを再生成した後に「ERROR:NgdBuild:604...」というエラー メッセージが表示される
(SP2) (Xilinx Answer 32361) 11.1 ISE - Xerox Phaser 7400 プリンターがインストールされていると Project Navigator を起動できない
(SP2) (Xilinx Answer 32494) 11.1 ISE Text Editor - オートコンプリートを使用すると「FATAL_ERROR:GuiUtilities:Gui_Clip_ApplicationBase.c:316:1.20」というエラー メッセージが表示される
(SP2) (Xilinx Answer 32527) 11.1 ISE - Project Navigator プロジェクトのディレクトリ パスにアジア言語の文字を使用できるか
(SP2) (Xilinx Answer 32536) 11.1 ISE - Precision の [Launch Tools] プロセスを実行しようとすると「ERROR: Precision Failed!」というエラー メッセージが表示される
(SP2) (Xilinx Answer 32537) 11.1 ISE - Linux 64 で [Manage Cores] を実行中に Project Navigator が終了する
(SP2) (Xilinx Answer 32542) 11.1 ISE - Project Navigator で合成ツールを XST から Synplify に変更したのに XST の結果がインプリメンテーションに使用される
(SP2) (Xilinx Answer 32546) 11.1 ISE - Project Navigator から SmartXplorer を実行すると「Error:ProjectMgmt:387 - TOE: ITclInterp::ExecuteCmd gave Tcl result 'error deleting "smartxplorer_results": permission denied'」というエラー メッセージが表示される
(SP3) (Xilinx Answer 32538) 11.1 ISE - ISE 10 プロジェクトを移行する際に適用されていたデザイン ストラテジが考慮されない
(SP3) (Xilinx Answer 32800) 11.1 ISE - Project Navigator で新しいソースまたはプロジェクトを作成するとクラッシュして「FATAL_ERROR:GuiUtilities:Gui_Clip_ApplicationBase.c:316:1.20」というエラー メッセージが表示される
(SP3) (Xilinx Answer 33029) リモートの作業ディレクトリを使用すると、マクロ検索ディレクトリ パスが間違ったディレクトリに設定される
(SP4) (Xilinx Answer 33628) 11.3 ISE - [Open Project] をクリックすると 「The working directory for this project does not exist...」というメッセージが表示される
(SP4) (Xilinx Answer 33752) 11.3 BitGen - TIMER 値の設定が使用できない

シミュレーション ライブラリ

(SP3) (Xilinx Answer 32865) Spartan-6 Integrated Block Wrapper v1.1 for PCI Express - シミュレーションで cfg_interrupt_n に clock-to-out 遅延が必要
(SP3) (Xilinx Answer 32916) SPI-4.2 v9.2 - SDFMAX を使用した場合に Virtex-6 Verilog タイミング シミュレーションが機能しない
(SP3) (Xilinx Answer 33017) Spartan-6 クロッキング - CLKOUT0 フィードバックを使用した PLL シミュレーションが不正確
(SP4) (Xilinx Answer 33491) LogiCORE XAUI v9.1 - Spartan-6 FPGA のサンプル デザインのタイミング シミュレーションでタイムアウトが発生する
(SP4) (Xilinx Answer 33416) 11.2. Netgen - NetGen で不正な値が SIM_DEVICE 属性に割り当てられてシミュレーションでエラーが発生する

タイミング

(SP2) (Xilinx Answer 30503) 11.1 既知の問題、Timing Analyzer - 複数の UCF ファイルが表示されない
(SP2) (Xilinx Answer 30506) 11.1 既知の問題、Timing Analyzer - 複数の UCF ファイルが含まれるデザインに対して Constraints Editor を開くことができない
(SP2) (Xilinx Answer 30580) 10.1 Timing Analyzer - タイム グループの作成に使用した RISING/FALLING キーワードが機能しない
(SP2) (Xilinx Answer 32347) 11.1 既知の問題 - タイミング - タイミング レポートに間違ったパスがレポートされる
(SP2) (Xilinx Answer 32461) 11.1 タイミング - 既知の問題 - セットアップ違反があるがそのパスがレポートされない
(SP2) (Xilinx Answer 32599) 11.1 タイミング - FIFO の仕様範囲内で動作しているのにコンポーネント スイッチ制限エラーが表示される
(SP2) (Xilinx Answer 32702) 11.1 タイミング、Virtex-6 FPGA - TRCE での OFFSET 制約の解析で最も遅い clock-to-pad に対して誤って FastMax 値が使用される
(SP2) (Xilinx Answer 32703) 11.1 制約システム - タイミング解析で TIMEGRP PADS がキャプチャされない
(SP2) (Xilinx Answer 32756) 11.1 Timing Analyzer/TRCE - DATA_WIDTH が 1 に設定されている BRAM を通過するワースト ケース遅延がレポートされない
(SP2) (Xilinx Answer 32765) 11.1 - Timing Analyzer/trce - GTP:PHYSTATUS から同期エレメントへのパスが解析に含まれない
(SP3) (Xilinx Answer 30466) 10.1 制約構文 - 制約でクォーテーションが使用された整数および浮動少数点の値がサポートされない
(SP3) (Xilinx Answer 32442) 11.1 既知の問題 - Timing Analyzer - Queue タイムグループからのクロスプローブが機能しない
(SP3) (Xilinx Answer 32456) 11.1 タイミング - 既知の問題 - MAXSKEW 制約に違反があるのにレポートではタイミングが満たされていると報告される
(SP3) (Xilinx Answer 32460) 11.1 タイミング - 既知の問題 - 「FATAL_ERROR:Timing:bastwoffsetpref.c:679:1.160.14.3.10.1 - Clock arrival time not found」というエラー メッセージが表示される
(SP3) (Xilinx Answer 32469) 11.1 タイミングの既知の問題 - 「INTERNAL_ERROR:XdmHelpers:Xdh_TimeWrapper.c:843:1.23」というエラー メッセージが表示される
(SP3) (Xilinx Answer 32470) 11.1 既知の問題 - Timing Analyzer - Virtex-5 のブロック RAM を介するパスが解析されない
(SP3) (Xilinx Answer 32844) 11.1 Timing Analyzer - 保存が完了しても「Saving to report」というメッセージが消えない
(SP3) (Xilinx Answer 33016) Spartan-6 クロッキング - DCM のデスキュー計算が不正
(SP4) (Xilinx Answer 32954) 11.2 タイミング - Spartan-6 リファレンス デザインの派生クロック レポートにクロック名が含まれていない
(SP4) (Xilinx Answer 32953) 11.2 タイミング解析 - Clock Uncertainty 式で CLKFX_MD_MAX 属性が正しく使用されない
(SP4) (Xilinx Answer 33113) 11.2 Timing Analyzer - 自動生成された制約を使用すると clk to pad の値が正しくレポートされない

XST

(SP2) (Xilinx Answer 32512) 11.1 EDK - Windows XP で、 PCI および USB コアの問題により XST で「xst.exe has encountered a problem and needs to close」というメッセージが表示される
(SP3) (Xilinx Answer 32967) 11.2、11.1 EDK、xps_most_nic_v1_01_a - Spartan-6 での合成が問題でネットリストのシミュレーションがエラーになる
(SP3) (Xilinx Answer 32988) FIFO Generator v5.2 - Virtex-6 ビルトイン FIFO で FIFO36E1 プリミティブをターゲットすると生成できない
(SP3) (Xilinx Answer 33134) 11.1 XST - 「HDL processing failed with errors" when using partitioned designs」というエラー メッセージが表示される
AR# 32633
日付 07/03/2017
ステータス アーカイブ
種類 リリース ノート
ツール
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • ISE Design Suite - 11.3
  • More
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • Less