説明

これは、ISE Design Suite 11.2 でリリースされた Memory Interface Generator (MIG) v3.1 のリリース ノートで、次の情報が記載されています。

- 一般情報  

- ソフトウェア要件 

- 新機能 

- 修正された問題 

- 既知の問題 

インストール手順、CORE Generator の一般的な既知の問題、およびデザイン ツールの要件は、次の『IP リリース ノート ガイド』を参照してください。

http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

一般情報  

MIG v3.1 は ISE Design Suite 11.2 よりご利用いただけます。 

Spartan-3 FPGA ジェネレーション、Virtex-4 および Virtex-5 FPGA でサポートされているメモリ インターフェイスおよび周波数に関しては、MIG のユーザー ガイドを参照してください。

http://japan.xilinx.com/support/documentation/ip_documentation/ug086.pdf
 

Spartan-6 FPGA MCB でサポートされているメモリ インターフェイスおよび周波数に関しては、『Spartan-6 FPGA メモリ コントローラー ユーザー ガイド』を参照してください。

http://japan.xilinx.com/support/documentation/user_guides/ug388.pdf
 

Virtex-6 デバイスでサポートされているメモリ インターフェイスおよび周波数に関しては、『Virtex-6 FPGA メモリ インターフェイス ソリューション ユーザー ガイド』を参照してください。

http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf
 

ソフトウェア要件 

- ISE Design Suite 11.2 

- Synplify Pro C-2009.03 のサポート 

- 32 ビット Windows XP

- 32 ビット Linux Red Hat Enterprise 4.0

- 64 ビット/32 ビット Linux Red Hat Enterprise 4.0

- 64 ビット XP Professional

- 32 ビット Vista Business

- 64 ビット SUSE 10

- 64 ビット/32 ビット Linux Red Hat Enterprise 5.0 をサポート

- 64 ビット Windows Vista をサポート

- 32 ビット SUSE 10 をサポート

新機能 

- ISE Design Suite 11.2 ソフトウェアをサポート 

- Virtex-6 FPGA をサポート 

- Spartan-6 FPGA をサポート 

- Virtex-4 および Virtex-5 FPGA デザインに対し、DDR2 SDRAM 4GB メモリ パーツをサポート

修正点 

DDR2 SDRAM Virtex-5 FPGA  

- シミュレーションの警告メッセージを解決するため、phy_calib.v モジュールの case 文にデフォルト条件を追加しました。 

- CR 451140 

- IDDR を FDCPE に置き換えて、BITGEN のピン警告を修正しました。 

- CR 508721 

- VHDL 外部シミュレーション テストベンチ (sim_tb_top.vhd) で、マルチ コントローラー デザインのすべてのインターフェイスの周波数が正しく設定されます。 

- CR 513310 

DDR SDRAM Virtex-5 FPGA 

QDRII SRAM Virtex-5 FPGA 

- (ザイリンクス アンサー 32375) MIG 2.3、3.0、Virtex-5 FPGA QDRII - 125 ~ 250MHz の周波数のステージ 2 キャリブレーション後に CQ と FPGA クロックの間隔が小さくなる

- CR 517643 

- (ザイリンクス アンサー 31579) MIG v2.3, v3.0 - Virtex-5 FPGA QDRII : 「ERROR:Place:899 - The following IOBs use DCI and have been locked to the I/O bank #」というエラー メッセージが表示される

- (ザイリンクス アンサー 32318) MIG v3.0、Virtex-5 FPGA QDRII - 合成ツールとして Synplify Pro 9.6.2 を使用していると、ハードウェアでキャリブレーションが完了しない

- VHDL 外部シミュレーション テストベンチ (sim_tb_top.vhd) で、マルチ コントローラー デザインのすべてのインターフェイスの周波数が正しく設定されます。 

- CR 513310 

DDRII SRAM Virtex-5 FPGA 

DDR2 SDRAM Virtex-4 FPGA ダイレクト クロッキング 

DDR2 SDRAM Virtex-4 FPGA Serdes クロッキング  

- Synplicity デザインの場合、属性 syn_preserve が syn_noprune に置き換えられます。 

- CR 514149 

- 中央バンクでのデータ グループ選択用ピン アルゴリズムを改善しました。 

- CR 513309 

DDR SDRAM Virtex-4 FPGA  

QDRII SRAM Virtex-4 FPGA 

DDRII SRAM Virtex-4 FPGA 

DDR/DDR2 SDRAM Spartan-3 FPGA 

- すべてのコンフィギュレーションで、データ ビットの中央に rst_dqs_div_in/_out を配置するため、ピン配置アルゴリズムを改善しました。 

- CR 519854 

- CR 519113 

- CR 518533 

- 互換性のあるデバイスが選択されている場合、さらに効率のよいピン配置を選択するため、ピン配置アルゴリズムを改善しました。 

- CR 519112 

- 互換性のあるデバイスが選択されている場合、UCF に正しい I/O 規格制約が出力されるようになりました。 

- CR 511975 

Virtex-5、Virtex-4、および Spartan-3 ジェネレーション FPGA の MIG ユーザー ガイド (UG086) のアップデート 

- [Verify UCF/Update Design] で検証されるパラメーターの詳細を追加しました。 

- CR 518202 

- CR 518200 

- Spartan-3 ジェネレーションのピン割り当てルールを追加しました。 

- CR 517690  

- DDR SDRAM SODIMM パッケージのサポート一覧表を修正しました。 

- CR 517285  

- 第 1 章のスクリーンショット、説明文、表のデータを更新しました。 

- CR 510253  

- DDR2 SDRAM は Spartan-3E ではサポートされていないため、Spartan-3E ファミリの DDR2 SDRAM の参照を削除しました。 

- CR 518759  

- Virtex-4 DDR2 SDRAM シミュレーション警告にクロック周期の丸めに関する注記を追加しました。 

- CR 481582  

- Virtex-4 DDR2 SDRAM の深いデザイン シミュレーション警告に注記を追加しました。 

- CR 498876  

- DDRII SRAM メモリ インプリメンテーション ガイドラインを付録に追加しました。 

- CR 517642  

MIG ツール  

- (ザイリンクス アンサー 32615) MIG v3.0 - create_ise.bat を実行すると「ERROR:TclTasksC:project_095: Unknown property」というエラー メッセージが表示される

- CR 513311 - create.ise スクリプトは、ISE デザイン ツール 11.1 の正しいオプションを使用するようになりました。

- (ザイリンクス アンサー 32475) MIG v3.0、Spartan-3 FPGA ジェネレーション DDR/DDR2 - [Verify UCF] および [Update Design] での既知の問題 

- CR 517689 - rst_dqs_div_in/_out 信号が DQ ビットの中央に割り当てされていないとき、[Verify UCF] で正しくエラーが出力されるようになりました。 

- CR 517538, 517537 - [Verify UCF] および [Update Design] は、I/O LOC 制約のみを含む UCF を入力として使用すると正しく機能するようになりました。 

- (ザイリンクス アンサー 32319) MIG v3.0 - create_ise.bat ファイルを実行しても ISE プロジェクトが正しく生成されない

- CR 513311 

- (ザイリンクス アンサー 31579) MIG v2.3、v3.0 Virtex-5 QDRII - 「ERROR:Place:899 - The following IOBs use DCI and have been locked to the I/O bank #」というエラー メッセージが表示される

- CR 481353 

- [Create Custom Part] を使用して作成される DIMM のメモリの詳細にメモリの集積度の値が正しく反映されるようになりました。 

- CR 517905 

- すべての Virtex-5 デザインで、PLL に関し、デューティ サイクルの歪みパラメーターが出力書き込みタイミング一覧にリストされるようになりました。 

- CR 517904 

- カスタムのメモリ パーツが検出されなくても、MIG はクラッシュしなくなり、警告メッセージが表示されるようになりました。 

- CR 510496 

- QDRII および DDR2 SDRAM マルチ コントローラー デザインの DCI の選択の問題を修正しました。 

- CR 510216 

- Virtex-4 QDRII および DDRII SRAM デザインのライセンス許諾のページを修正しました。 

- CR 510215 

- バンク選択のページに、バンク 3 およびバンク 4 がデータ、アドレス、および制御信号に使用できない理由を追加しました。  

- CR 470630 

- 日本語 OS での特殊文字の表示の問題を解決しました。 

- CR 510723 

- インプリメンテーション スクリプト ファイル、ise_flow.bat、が古いビルドの削除されたインプリメンテーション ファイルからアップデートされていた問題が解決されました。 

- CR 513260 

- MIG は、Linux ですべてのバッチ ファイルのアクセス権を実行可能に設定します。 

- CR 513869 

- [Verify UCF] で mig.prj の周波数が FPGA のスピード グレードに対しサポートされていることを確認できるようになりました。 

- CR 517984 

- Spartan-3 ジェネレーション DQ IO 配置で P/N ルール違反があったときの [Verify UCF] および [Update Design] のエラー メッセージの内容をさらに明確にしました。 

- CR 514741 

- コントローラーが 8 つある Virtex-5 FPGA マルチ コントローラー デザインをターゲットにした場合の GUI の問題を修正しました。

- CR 510975 

既知の問題  

- Virtex-6 および Spartan-6 FPGA のソリューションは、現在ハードウェア検証中です。 

(ザイリンクス アンサー 32829) MIG v3.1 - Virtex-6 FPGA の低消費電力デバイスがサポートされていない

(ザイリンクス アンサー 32830) MIG v3.1、Virtex-6 FPGA DDR2 - デフォルトのバンクが使用されるときでも GUI で [Master Bank] を選択する必要がある

(ザイリンクス アンサー 32839) MIG v3.1、Virtex-6 FPGA DDR2/DDR3 - 0 以外の Additive Latency 値はサポートされない

(ザイリンクス アンサー 32868) MIG v3.1、Virtex-6 FPGA : 合成で KEEP_HIERARCHY オプションをイネーブルにすると BitGen で「ERROR:PhysDesignRules:368」というエラー メッセージが表示される

(ザイリンクス アンサー 32872) MIG v3.1、Virtex-6 FPGA - 「# ** Error: (vsim-8604) NaN results from division operation」というエラー メッセージが表示される

(ザイリンクス アンサー 32873) MIG v3.1、Virtex-6 FPGA DDR2/DDR3 - シミュレーションでメモリ モデルの違反が誤って発生することがある

(ザイリンクス アンサー 32874) MIG v3.1、Virtex-6 FPGA DDR3 - MIG で MT9JSF12872XX-1G1 がサポートされると示されているが、一致する Micron デバイスが 2 つある 

(ザイリンクス アンサー 32930) MIG v3.1、Virtex-6 FPGA DDR3 - キャリブレーションをスキップし、メモリのオーバーフロー エラーを回避するために必要なシミュレーションのテストベンチ (sim_tb_top.v) の変更

(ザイリンクス アンサー 32869) MIG v3.1、Spartan-6 FPGA MCB - [Recustomize] ([Original Settings] の下にある) を使用して MIG MCB プロジェクトを読み込み直すと、表示の問題が発生する

(ザイリンクス アンサー 32924) MIG v3.1、Spartan-6 FPGA MCB - コントローラー C1、C2、および C4 を選択した場合、C4 を DDR2 SDRAM としてしか選択できない

(ザイリンクス アンサー 33356) Spartan-6 FPGA MCB - X4 メモリ コンポーネントは IDS 11.4 (MIG 3.3) までサポートされない

(ザイリンクス アンサー 33357) Spartan-6 FPGA MCB - 6 個のポートすべてをコンフィギュレーションした場合、ポート 3 は読み出しモードではサポートされない

(ザイリンクス アンサー 33358) Spartan-6 FPGA MCB : 「ERROR:Place:864 errors occur during PAR when data mask is disabled」というエラー メッセージが表示される

(ザイリンクス アンサー 32870) MIG v3.1、Virtex-6 FPGA QDRII+ SRAM - MIG でデータ読み出しグループ バンクの選択が適切に制限されず、MAP で「ERROR: Place:906」というエラー メッセージが表示される

(ザイリンクス アンサー 32925) MIG v3.1、Virtex-6 FPGA QDRII+ - キャリブレーション ロジックに問題があるため phy_read_stage1_cal.v モジュールのアップデートが必要

(ザイリンクス アンサー 33289) MIG v3.1、Virtex-6 FPGA QDRII+ - キャリブレーションを問題なく終了するために Samsung シミュレーション モデルに変更を加える必要がある

(ザイリンクス アンサー 32871) MIG v3.1、Virtex-5 FPGA DDR2 SDRAM - 低周波数で TWR 違反が発生する

(ザイリンクス アンサー 32610) MIG 3.1、Virtex-5 FPGA DDR2: シミュレーションおよびハードウェアで低周波数で TWTR 違反が発生する (ザイリンクス アンサー 32919) MIG v3.1、Virtex-5 FPGA - Synplify Pro C-2009.03 を使用した Verilog デザインが MAP でエラーになり、「ERROR:MapLib:1114」というエラー メッセージが表示される