AR# 32741

Endpoint Block Plus Wrapper v1.11 for PCI Express - ISE Design Suite 11.2 でのリリース ノートおよび既知の問題

説明


このアンサーでは、ISE Design Suite 11.2 でリリースされた Endpoint Block Plus Wrapper v1.11のリリース ノートと既知の問題を示します。



- 一般情報

- 新機能

- 修正点

- 既知



インストールの手順、CORE Generator 一般的な既知の問題、およびデザイン ツール要件は、

http://japan.xilinx.com/support/documentation/ip_documentation/xtp
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf にある IP リリース ノート ガイドを参照してください。

ソリューション


一般情報



LogiCORE Endpoint Block Plus for PCI Express では、コアの生成およびインプリメンテーションにライセンスが必要です。ライセンスは無償です。



ライセンスは、次の製品ラウンジ ページから入手できます。

http://japan.xilinx.com/products/ipcenter/V5_PCI_Express_Block_Plus.htm


新機能



- ISE 11.2 ソフトウェアのサポート

- 2 レーン製品のサポート

- シミュレーション時間を短縮するための新しい入力ピン fast_train_simulation_only の導入



修正点



CR 493708 - D0 から D3hot および D3hot から D0 への遷移が原因でコアのトランスミッタが動作しなくなる問題

この問題は修正されています。

v1.10.1 で修正され、v1.11 にこの修正が含まれています。



CR 478312 - GTX 属性を制御する GUI 設定が GTX 仕様と一致しない問題

この問題は修正されています。



CR 504873 - リンク パートナーで有限な Completion クレジットが告知されるとき、Endpoint トランスミッタが動作しなくなる問題

Endopoint が Data クレジットに制限されるなどのリンク パートナーによる有限な Completion クレジットの告知が原因で Endpoint トランスミッタが動作しなくなります。

v1.10.1 で修正され、v1.11 にこの修正が含まれています。



CR 509028、506462 - Completion Streaming が原因で Endpoint Receiver バッファでオーバーフローが発生する

Completion Streaming モードのときにパケット タイプを切り替えると Endpoint Receiver バッファでオーバーフローが発生します。

v1.10.1 で修正され、v1.11 にこの修正が含まれています。



CR 436916 - MSI 制御レジスタで設定されているベクタごとのマスキング ビット

ベクタごとのマスキングはサポートされていませんが、この問題は修正されています。

v1.10.1 で修正され v1.11 に含まれています。



CR 513886 - Endpoint Block Plus が非同期モードで動作しない

PC/マザー ボードと Endpoing 間のリファレンス クロックが異なるようなときに、この問題が修正されています。



CR 518971 - PIO デザインが原因で BitGen DRC がエラーになる

PIO デザインに含まれるブロック RAM の懸垂 CASCADE 入力で発生する問題が修正されています。



既知の問題

Endpoint Block Plus Wrapper for PCI Express には 3 つの主なコンポーネントがあります。



- Virtex-5 FPGA Integrated Block for PCI Express

- Virtex-5 FPGA GTP/GTX トランシーバ

- Block Plus Wrapper FPGA デバイス ロジック



これらの各コンポーネントに既知の問題と制限があります。



Virtex-5 FPGA Integrated Block for PCI Express の既知の制限

Endpoint Block Plus Wrapper for PCI Express には 3 つの主なコンポーネントがあります。



- Virtex-5 FPGA Integrated Block for PCI Express

- Virtex-5 FPGA GTP/GTX トランシーバ

- Block Plus Wrapper FPGA デバイス ロジック



統合ブロックおよび GTP/GTX トランシーバの既知の問題は、Block Plus コアのユーザー ガイドを参照してください。

http://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express_v5pciexpressblockplus.htm


Block Plus Wrapper FPGA デバイス ロジック



(ザイリンクス アンサー 31211) - Endpoint Block Plus Wrapper v1.11 for PCI Express - リンクが L0s に遷移すると BAR 設定がリセットされる



(ザイリンクス アンサー 31646) - Endpoint Block Plus Wrapper v1.11 for PCI Express - デュアル コア UCF の問題



(ザイリンクス アンサー 31647) - Endpoint Block Plus Wrapper v1.11 for PCI Express - デュアル コアの implement_dual.bat がない



(ザイリンクス アンサー 31850) - Endpoint Block Plus Wrapper v1.11 for PCI Express - シミュレーション テストベンチでデバイス制御レジスタへの書き込みアドレスが間違っている



(ザイリンクス アンサー 32091) - Endpoint Block Plus Wrapper v1.11 for PCI Express - ダウンストリーム ポート モデルで長さが 64 バイトを超えると完了できない



(ザイリンクス アンサー 32727) - Endpoint Block Plus Wrapper v1.11 for PCI Express - 予想可能な IP 配置制約が原因で MAP でエラーが発生する



(ザイリンクス アンサー 32946) - Endpoint Block Plus Wrapper v1.11 for PCI Express - x1 board_dual.v の構文エラーによりシミュレーション エラーが発生する



(ザイリンクス アンサー 33411) - Endpoint Block Plus Wrapper v1.11 for PCI Express - ウォーム リセットの後に trn_tdst_rdy_n のディアサートが原因で TX 方向が恒久的に停止する



(ザイリンクス アンサー 33421) - Endpoint Block Plus Wrapper v1.11 for PCI Express - x2 レーン用に生成されたコア、Virtex-5 FXT または TXT のリンク幅が増加しない



改訂履歴

09/22/2009 - 33421 を追加、 UG493 への参照を削除し UG341 へのリンクを追加

09/08/2009 - 33411 を追加

06/24/2009 - 初期リリース
AR# 32741
日付 12/15/2012
ステータス アクティブ
種類 一般
IP