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  3. AR# 32742: v1.2 および v1.2.1 Virtex-6 Integrated Block Wrapper for PCI Express - ISE Design Suite 11.2 でのリリース ノートおよび既知の問題

AR# 32742

v1.2 および v1.2.1 Virtex-6 Integrated Block Wrapper for PCI Express - ISE Design Suite 11.2 でのリリース ノートおよび既知の問題

説明



このアンサーでは、ISE Design Suite 11.2 でリリースされた v1.2 および v1.2.1 の Virtex-6 Integrated Block Wrapper for PCI Express のリリース ノートと既知の問題を示します。次の内容が記載されています。


- 一般情報

- 新機能

- 修正点

- 既知の問題



インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、次の『IP リリース ノート ガイド』を参照してください。

http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション


一般情報



Virtex-6 Integrated Block Wrapper for PCI Express では、コアの生成およびインプリメンテーションにライセンスが必要です。ライセンスは無償です。



ライセンスの取得は製品ラウンジにアクセスしてください。

http://japan.xilinx.com/products/ipcenter/V6_PCI_Express_Block.htm


重要 : v1.2.1 のパッチ(ザイリンクス アンサー 33042) があります。このパッチは (ザイリンクス アンサー 32918)、(ザイリンクス アンサー 32935)、(ザイリンクス アンサー 33046)、(ザイリンクス アンサー 33047)、(ザイリンクス アンサー 33048)、(ザイリンクス アンサー 33049) にリストされている問題を修正します。



新機能



- ISE 11.2 のサポート

- ビットストリーム生成を含む、ザイリンクス インプリメンテーションおよびシミュレーション フローの完全サポート

- 8 レーン Gen2 (128 ビット インターフェイス) 操作のサポート



修正点



CR 510818 - 転送振幅設定が PCI Express Base Specification rev 2.0 に準拠していない問題。

転送振幅 の PMA 設定が PCI Express Base Specification rev 2.0 に準拠していなかった Virtex-6 GTXE1 ラッパで修正済み



CR 510778 - デフォルト値以外のユーザー インターフェイス周波数が XCF ファイルで考慮されなかった問題。

修正済み



CR 509311 - 生成したデザインの Receiver Buffer 設定 (block RAM コンフィギュレーション) が GUI での選択と一致しない問題。

生成されたデザインの Receiver Buffer 設定 -VC0_RX_RAM_LIMIT の値が GUI で指定した値より大きくなる問題を修正



v1.2.1 での修正点



CR 522593 - 8 レーン Gen2 製品の Receive Transaction Interface で trn_rsof_n がアサートされずに trn_reof_n がアサートされる問題。

8 レーン Gen2 製品で連続したトランザクションを受信するとき、trn_rsof_n をアサートせずに trn_reof_n がアサートされる問題を修正



CR 524324 - 8 レーン Gen2 製品でバッファがフルのときに Transaction Packet が転送で破棄されてしまう問題。

修正済み



CR 525136 - 8 レーン Gen2 製品で PCI Express Integrated Block への trn_teof_n 入力が trn_tsrc_dsc_n 共にアサートされない問題。

修正済み



CR 525709 - 8 レーン Gen2 製品で cfg_interrupt_rdy_n の後に cfg_interrupt_n 余分サイクル分アサートされる問題。

8 レーン Gen2 製品の PCI Express Integrated Block で cfg_interrupt_rdy_n がアサートされた後に、PCI Express Integrated Block への cfg_interrupt_n 入力が余分クロック サイクル分アサートされる問題を修正



CR 525691- 8 レーン Gen2 製品で内部で生成されたトランザクションと同時に、trn_teof_n のアサートと trn_tsrc_rdy_n をディアサートを実行すると、コアのトランスミッタが停止してしまう問題。

修正済み



CR 523072 - implement.bat ファイルに不正な UCF パスが含まれる問題。

Windows OS でデザインが生成、インプリメントされたときに implement.bat に含まれる UCF の相対パスが不正になる問題を修正



既知の問題



Virtex-6 のソリューションはハードウェア検証中



(ザイリンクス アンサー 32914) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - ISE New Source Wizard からコアを生成する際のエラー



(ザイリンクス アンサー 32915) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - 8 レーン Gen 2 Integrated Block モードでは、trn_rnp_ok_n 信号の使用はサポートされない



(ザイリンクス アンサー 32918) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - x8 Gen 2 モードで trn_rsof_n がアサートされないのに trn_reof_n がアサートされる。v1.2.1 で修正。



(ザイリンクス アンサー 32921) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - 512 バイトの MPS 機能を使用する x8 Gen 2 モードのデザインをインプリメントするとタイミング エラーが発生する



(ザイリンクス アンサー 32923) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - 8 レーン Gen 2 モードの動作では L1 PPM ステートはサポートされない



(ザイリンクス アンサー 32931) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - ML605 開発ボードを選択した場合にデフォルト以外のユーザー インターフェイス周波数がサポートされない



(ザイリンクス アンサー 32932) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - VHDL デザイン例およびテストベンチが含まれない



(ザイリンクス アンサー 32933) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - このリリースではルート ポート モードはサポートされない



(ザイリンクス アンサー 32934) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - GEN 2 モードの操作には 250MHz のリファレンス クロックが必要



(ザイリンクス アンサー 32935) - Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - implement.bat ファイルに含まれる UCF ファイルへの相対パスが不正になる。 v1.2.1 で修正。



(ザイリンクス アンサー 33046) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - x8 Gen 2 モードで内部バッファがフルのときに TLP を送信しようとすると送信インターフェイスで TLP がドロップされる可能性がある。 v1.2.1 で修正。



(ザイリンクス アンサー 33047) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - x8 Gen 2 モードで trn_teof_n がtrn_tsrc_dsc_n と共にアサートされない。v1.2.1 で修正



(ザイリンクス アンサー 33048) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - Gen 2 モードで動作しているときに、ブロックで cfg_interrupt_rdy_n がアサートされた後に cfg_interrupt_n が余分なクロック サイクル分アサートされる。v1.2.1 で修正



(ザイリンクス アンサー 33049) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - x8 Gen 2 モードで内部でトランザクションを生成していると、trn_teof_n のアサートに伴う trn_tsrc_rdy_n のディアサートが原因でトランスミッタが動作しなくなる v1.2.1 で修正。



(ザイリンクス アンサー 33106) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - ModelSim シミュレーションで階層にすべての信号が表示されない



(ザイリンクス アンサー 33127) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - ML605 の sys_clk の UCF 制約が間違っている





改訂履歴

07/13/2009 - 既知の問題にアンサー 33127 を追加

07/08/2009 - 既知の問題にアンサー 33106 を追加

06/25/2009 - v1.2.1 パッチおよびアンサー 33046、33047、33048、33049 を追加

06/24/2009 - 初期リリース
AR# 32742
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
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