このアンサーは、CORE Generator ツールおよび LogiCORE IP Video Timing Controller のリリース ノートです。
コアの各バージョンについて、次の情報が掲載されています。
ideo Timing Controller コア ページ:
https://japan.xilinx.com/products/intellectual-property/ef-di-vid-timing.html
一般的な LogiCORE IP Video Timing Controller の問題
| (Xilinx Answer 34828) | EDK で Video IP pcore をシミュレーションする方法 |
| (Xilinx Answer 39413) | タイミングを正しく検出し生成するために必要な信号 |
| (Xilinx Answer 47158) | ブランク信号検出を選択してもブランク信号が生成されない |
LogiCORE IPVideo Timing Controller v5.01.a
v5.01.a Rev 3 のパッチは、(Xilinx Answer 52846) にあります。
このパッチは、(Xilinx Answer 52724)、(Xilinx Answer 54610)、(Xilinx Answer 54611) および (Xilinx Answer 55980) にリストされている問題を修正する目的で提供されています。
サポートされるデバイス (ISE)
サポートされるデバイス (Vivado)
修正点
| (Xilinx Answer 50909) | 2012.2 Vivado シミュレータ - IP に対して Vivado シミュレータでビヘイビアー シミュレーション フローを使用すると、エラーまたはデータの不一致が発生する |
既知の問題 (ISE)
| (Xilinx Answer 52215) | コアのタイミングが満たされず、クリティカル警告が表示される |
| (Xilinx Answer 52666) | Software Driver v3.00.a - 2013.3/14.3 バージョンで SDK を使用すると Video Timing Controller のインスタンス 1 つしかソフトウェア ドライバーで認識されない |
| (Xilinx Answer 52724) | VTC の生成および検出の両方が有効な場合、VTC 生成は常に VTC 検出がロックするまで待機する |
| (Xilinx Answer 52741) | AXI4-Lite インターフェイスを使用する場合、VTC の生成によって常にスタートアップに 720p の出力タイミング信号が作成される |
| (Xilinx Answer 54610) | 14.3 の IDS EDK で VTC v5.01.a を使用すると NGDBuild エラーが発生する |
| (Xilinx Answer 54611) | 検出と生成の両方がイネーブルの場合、Video Timing Controller Generator がブランキング信号に対して早くリセットされる |
| (Xilinx Answer 55980) | AXI4-Stream のクロック周波数と AXI4-Lite インターフェイスのクロック周波数が異なると、AXI4-Lite バスでの書き込みがエラーになる |
既知の問題 (Vivado)
| (Xilinx Answer 52215) | コアのタイミングが満たされず、クリティカル警告が表示される |
| (Xilinx Answer 52666) | Software Driver v3.00.a - 2013.3/14.3 バージョンで SDK を使用すると Video Timing Controller のインスタンス 1 つしかソフトウェア ドライバーで認識されない |
| (Xilinx Answer 52724) | VTC の生成および検出の両方が有効な場合、VTC 生成は常に VTC 検出がロックするまで待機する |
| (Xilinx Answer 52741) | AXI4-Lite インターフェイスを使用する場合、VTC の生成によって常にスタートアップに 720p の出力タイミング信号が作成される |
| (Xilinx Answer 54611) | 検出と生成の両方がイネーブルの場合、Video Timing Controller Generator がブランキング信号に対して早くリセットされる |
| (Xilinx Answer 55980) | AXI4-Stream のクロック周波数と AXI4-Lite インターフェイスのクロック周波数が異なると、AXI4-Lite バスでの書き込みがエラーになる |
LogiCORE IPVideo Timing Controller v5.00.a
サポートされるデバイス (ISE)
サポートされるデバイス (Vivado)
新機能
修正点
| (Xilinx Answer 51847) | Video Timing Controller v4.00.a をシミュレーションしようとすると、コンポーネントが見つからないというエラー メッセージが表示される |
既知の問題 (ISE)
| (Xilinx Answer 52724) | VTC の生成および検出の両方が有効な場合、VTC 生成は常に VTC 検出がロックするまで待機する |
既知の問題 (Vivado)
| (Xilinx Answer 50909) | 2012.2 Vivado シミュレータ - IP に対して Vivado シミュレータでビヘイビアー シミュレーション フローを使用すると、エラーまたはデータの不一致が発生する |
| (Xilinx Answer 52724) | VTC の生成および検出の両方が有効な場合、VTC 生成は常に VTC 検出がロックするまで待機する |
LogiCORE IPVideo Timing Controller v4.00.a
サポートされるデバイス (ISE)
サポートされるデバイス (Vivado)
新機能
修正点
既知の問題
| (Xilinx Answer 51249) | Software Driver v2.00.a - 最新版の ISE Design Suite にアップデートした後、Video Timing Controller コアでソフトウェア ドライバーが機能しなくなる |
| (Xilinx Answer 51847) | Video Timing Controller v4.00.a をシミュレーションしようとすると、コンポーネントが見つからないというエラー メッセージが表示される |
LogiCORE IP Video Timing Controller v3.0
新機能
修正点
既知の問題
| (Xilinx Answer 50241) | 資料にあるようにコマンド 0xA0000000 を使用してソフト リセットを実行しようとするとスレーブ応答 (BRESP) エラーが発生する |
LogiCORE IP Video Timing Controller v2.1
修正点
pcore でステータス レジスタの検出が読み出し可能pcore MPD ファイルに OPTION USAGE_LEVEL = BASE_USER を追加して、検出割り込みの問題を修正
| (Xilinx Answer 35436) | 割り込みステータス レジスタを読み出すことができない |
| (Xilinx Answer 33829) | コアを生成する GUI で選択しないと、VHO ファイルに検出ポートが残ったままになる |
| (Xilinx Answer 33830) | 各行の最大クロック (Max Clock Per Line) と各フレームの最大行 (Max Lines Per Frame) にデフォルトの GUI の値を使用すると、ビヘイビアー シミュレーション結果とインプリメンテーション後のゲートレベルのシミュレーション結果が異なる |
| (Xilinx Answer 35039) | Spartan-6 または Virtex-6 をターゲットにしている場合、垂直タイミングの取り込み値が間違っている、またはステータス レジスタがアップデートされていない |
| (Xilinx Answer 38729) | XST エラーが発生すると Video Timing Controller の pcore が EDK で生成できない |
既知の問題
| (Xilinx Answer 38545) | pcore インターフェイスを使用すると Video Timing Controllerが非常に大きくなる |
| (Xilinx Answer 38546) | フレームごとのライン数が間違って検出される |
LogiCORE IP Video Timing Controller v2.0
新機能
修正点
| (Xilinx Answer 32913) | [Max Lines Per Frame] の値によっては生成中に「XST failed for v_timebase_v1_0」というエラー メッセージが表示される |
既知の問題
| (Xilinx Answer 33829) | コアを生成する GUI で選択しないと、VHO ファイルに検出ポートが残ったままになる |
| (Xilinx Answer 33830) | 各行の最大クロック (Max Clock Per Line) と各フレームの最大行 (Max Lines Per Frame) にデフォルトの GUI の値を使用すると、ビヘイビアー シミュレーション結果とインプリメンテーション後のゲートレベルのシミュレーション結果が異なる |
| (Xilinx Answer 35436) | 割り込みステータス レジスタを読み出すことができない |
| (Xilinx Answer 35039) | Spartan-6 または Virtex-6 をターゲットにしている場合、垂直タイミングの取り込み値が間違っている、またはステータス レジスタがアップデートされていない |
| (Xilinx Answer 38729) | XST エラーが発生すると Video Timing Controller の pcore が EDK で生成できない |
LogiCORE IP Video Timing Controller v1.0
新機能
修正点
既知の問題
| (Xilinx Answer 32913) | [Max Lines Per Frame] の値によっては「XST failed for v_timebase_v1_0」というエラー メッセージが表示されるというエラー メッセージが表示される |
| AR# 32754 | |
|---|---|
| 日付 | 07/19/2018 |
| ステータス | アーカイブ |
| 種類 | リリース ノート |
| IP | |