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AR# 32756

11.4 Timing Analyzer/Trce、Virtex-5 - ブロック RAM に対して余分なパスが解析される (ブロック RAM のアドレス ピンを介する遅延が追加される)

説明

タイミング解析を実行すると、パス数が増えます。これらのパスはブロック RAM に関連しています。これはなぜですか。

ソリューション

ISE デザイン ツール 10.x 以前の Trce/Timing Analyzer では、ブロック RAM コンポーネントのアドレス ピンを介するワーストケースのタイミング パスがありません。

11.2 でこれが変更されています。この問題は、ブロック RAM エレメントのみに影響します。ブロック RAM のアドレス ピンへのタイミング パスがありませんでした。タイミング解析では、ブロック RAM のアドレス ピンの一部しか解析されず、正しいピンがすべて解析されていませんでした。これが修正され、DATA_WIDTH 設定にかかわらず、アドレス ピンすべてが解析されるようになりました。Timing Analyzer では、信号がアドレス ピンを駆動している場合、正しく解析されます。11.2 または 10.1.03/11.1 のパッチ バージョンのタイミング レポートでは、解析されるアイテム数またはパス数が増加します。この増加は正しいものです。11.2 またはパッチをインストールしたら、デザインをインプリメントし直して、これらの新しいタイミング パスのタイミングを満たすようにしてください。

AR# 32756
日付 02/16/2010
ステータス アーカイブ
種類 リリース ノート
ツール
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