AR# 32766

SPI-4.2 v9.2 - ISE 11.2 でのリリースノートおよび既知の問題

説明

キーワード : CORE Generator, PL4, packet, SONET, oif, open, physical, link, layer, source, synchronous, phase, alignment, sink, dynamic, static, dpa, spi4.2, spi4-2 ,Virtex-4, Virtex-5, Virtex-6, パケット, 開く, 物理, リンク, レイヤ, 層, ソース, 同期, 位相, アライメント, シンク, ダイナミック, スタティック

このアンサーでは、ISE 11.2 でリリースされた SPI-4.2 (POS-PHY L4) v9.2 コアのリリースノートおよび既知の問題を示します。次の情報が記載されています。

- 新機能
- 修正点
- 一般情報
- 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザインツール要件は、『IP リリースノートガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

v9.2 の新機能

- ISE 11.2 ソフトウェアをサポート
- Virtex-6 をサポート

v9.2 の修正点

- なし

一般情報

-Virtex-6 CXT デバイスは、次のパフォーマンスでサポートされます。
-1 スピードグレード : 最高 700Mb/s (スタティックおよびダイナミックコンフィギュレーション)
-2 スピードグレード: 最高 700Mb/s (スタティックコンフィギュレーション)
-2 スピードグレード : 最高 800Mb/s (ダイナミックコンフィギュレーション)

(Xilinx Answer 32917) Virtex-6 デザインで UCF の IODELAYE1 エレメントの HIGH_PERFORMANCE_MODE 属性を変更することについて
- 1 つのデバイスで複数の SPI-4.2 コアを使用する場合、各インスタンスに固有のコンポーネント名を使用してコアを生成する必要があります。SPI-4.2 ユーザーガイドの「Special Design Considerations」の章の複数コアのインストールに関するセクションを参照してください。
(Xilinx Answer 15500) DCM で TSClk の位相を 180 度スキューする方法
(Xilinx Answer 20017) SPI-4.2 コアでサポートされている I/O 規格 (IOSTANDARD)
(Xilinx Answer 32942) インサーキットでのスタティックコンフィギュレーション信号の変更

v9.2 での既知の問題

制約およびインプリメンテーションの問題

- Virtex-6 デバイス :
- Virtex-6 ソリューションはハードウェア検証中
- ModelSim MTI および Synopsys VCS シミュレーションのみをサポート
- グローバルクロックモードでの Sink DPA クロック調整オプションはサポート

(Xilinx Answer 32628) マップ中に Sink コアに対し「ERROR:PhysDesignRules:1613 - IDELAYCTRL not found for clock region...」というエラーメッセージが表示される
(Xilinx Answer 32632) Source コアのマップ中に「ERROR:Place:909 - Regional Clock Net "core_pl4_src_top0/tsclk_gp" cannot possibly be routed...」というエラーメッセージが表示される
(Xilinx Answer 20000) NGDBuild を実行すると警告/情報メッセージが表示される
(Xilinx Answer 21439) MAP を実行すると警告/情報メッセージが表示される
(Xilinx Answer 21320) PAR で「WARNING:ConstraintSystem:64 - Constraint < > overrides constraint < >」という警告メッセージが表示される
(Xilinx Answer 21363) PAR で配置配線エラーが発生する
(Xilinx Answer 20280) SPI-4.2 FIFO ステータス信号の I/O 規格が LVTTL I/O に設定されていると PAR で配置エラーが発生する
(Xilinx Answer 20040) Timing Analyzer (TRACE) のレポートに「0 items analyzed」と表示される
(Xilinx Answer 20319) NGDBuild を実行すると警告メッセージが表示される

一般的なシミュレーションの問題

(Xilinx Answer 32916) SDFMAX を使用した場合に Virtex-6 Verilog タイミングシミュレーションが機能しない
(Xilinx Answer 32617) NC-Sim で DCM DLL_FREQUENCY_MODE に対してエラーが発生する
(Xilinx Answer 32618) NCSIM タイミングシミュレーションが SDF ファイルを使用すると機能しない
(Xilinx Answer 32619) VCS を使用したタイミングシミュレーションでスタティックアライメントコアがフレーム同期にならない
(Xilinx Answer 32627) VCS を使用したシミュレーションで Sink コアがフレーム同期にならない
(Xilinx Answer 24027) XilinxCoreLib をコンパイルすると「Error-[URMI] Instances with unresolved modules remain in the design.」というエラーメッセージが表示される
(Xilinx Answer 24026) PhaseAlignRequest の後に RDClk DCM からの Locked_RDClk がディアサートされる場合がある
(Xilinx Answer 21319) タイミングシミュレーションでデータが一致しないというエラーメッセージ「TDat Error」が表示される (Lite コア)
(Xilinx Answer 21321) タイミングシミュレーションで「# ** Error: */X_ISERDES SETUP Low VIOLATION ON D WITH RESPECT TO CLK;」というエラーが発生する
(Xilinx Answer 21322) 「Timing simulation errors: SETUP, HOLD, RECOVERY violations (also applicable to Lite Core)」というエラーメッセージが表示される
(Xilinx Answer 20030) SPI-4.2 デザインをシミュレーションすると、警告、エラー、違反が発生する
(Xilinx Answer 15578) NC-Verilog または VCS を使用して PL4 コアをシミュレーションすると、動作が一定しない

改訂履歴
2009 年 6 月 24 日 - 初期リリース

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日付	12/15/2012
ステータス	アクティブ
種類	一般

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