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AR# 32767

SPI-4.2 Lite v5.1、v5.1 Rev1 および v5.1 Rev2 - - 11.2、11.3 および ISE 11.5 ソフトウェアでのリリース ノートおよび既知の問題

説明

このアンサーでは、ISE Design Suite 11.2 でリリースされた SPI-4.2 (POS-PHY L4) Lite v5.1 コアおよび ISE Design Suite 11.3 でリリースされた SPI-4.2 (POS-PHY L4) Lite v5.1 Rev 1 コア (ザイリンクス アンサー 33455) 、ISE Design Suite 11.5 でリリースされたの SPI-4.2 (POS-PHY L4) Lite v5.1 Rev2 コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。
  • 新機能
  • 修正点
  • 一般情報
  • 既知の問題
インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、『IP リリース ノート ガイド』 (
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf) を参照してください。

ソリューション

重要 : v5.1 Rev1 のパッチが (ザイリンクス アンサー 33455) から入手可能です。このパッチは、ISE 11.3/11.4 で Spartan-6 FPGA にこのコアを使用するときに必要です。

v5.1 での新機能

- ISE 11.2 ソフトウェアをサポート

- Virtex-6 および Spartan-6 FPGA をサポート

v5.1 Rev1 での新機能

- ISE 11.3 ソフトウェアをサポート

- (ザイリンクス アンサー 33523) Virtex-6 HXT および Virtex-6 -1L デバイスのサポート

v5.1 Rev2 での新機能

-ISE 11.5 ソフトウェアをサポート

v5.1 での修正点

- なし

v5.1 Rev1 での修正点
(ザイリンクス アンサー 33455) Spartan-6 FPGA で 11.3 ソフトウェアを使用した場合に MAP で「ERROR:LIT:554 - OBUFTDS symbol...」というエラー メッセージが表示される

- 修正バージョン : v5.1 Rev1

- CR 529067

v5.1 Rev2 での修正点

(ザイリンクス アンサー 34156) 潜在的なメモリ破損問題があるため Virtex-6 FPGA コアが製品版で使用できない

一般情報


Virtex-6 FPGA CXT デバイスは、次のパフォーマンスでサポートされています。

-1 スピード グレード : 最大 400Mb/s (UCF ファイルでリセット パスにマルチサイクル タイミング制約を追加する必要あり)

UCF ファイルの修正方法については、(ザイリンクス アンサー 32920) を参照してください。

(ザイリンクス アンサー 20430) SPI-4.2 Lite コアの消費電力量

(ザイリンクス アンサー 20017) SPI-4.2 コアでサポートされる I/O 規格

複数のコア : 複数の SPI-4.2 コアを 1 つのデバイスで使用している場合、SPI-4.2 Lite ユーザー ガイドの「Special Design Consideration」の章の複数コアのインストールについてのセクションを参照してください。複数のコアを生成する際は、コアのコンフィギュレーションにかかわらず、各インスタンスのコンポーネント名をそれぞれ異なるものにする必要があります。

v5.1 および v5.1 Rev1での既知の問題


(ザイリンクス アンサー 34156) 潜在的なメモリ破損問題があるため Virtex-6 FPGA コアが製品版で使用できない

(ザイリンクス アンサー 32922) Virtex-6 FPGA デザインを実行すると MAP で「ERROR:Place:418 - Failed to execute IOB Placement」というエラー メッセージが表示される (11.4 で修正済み)

v5.1、v5.1 Rev1 および v5.1 Rev2 での既知の問題

制約およびインプリメンテーションの問題

- Spartan-6 LX16 ES デバイスで DDR モードがバンク 0 および 2 (上と下) でサポートされない。対象となるのは ES デバイスのみで製品デバイスでは修正されています。

詳細は、Spartan-6 FPGA LX16 CES のエラッタを参照してください。

http://japan.xilinx.com/support/documentation/spartan-6_errata.htm

(ザイリンクス アンサー 34562) MMCM Mult 値が Virtex-6 での許容範囲外である

(ザイリンクス アンサー 32920) Virtex-6 デザインのタイミングが PAR でエラーになる場合がある

(ザイリンクス アンサー 22009) SPI-4.2 Lite デザインをインプリメントすると NGDBuild で複数の情報メッセージおよび警告メッセージが表示される

(ザイリンクス アンサー 21998) SPI-4.2 Lite デザインをインプリメントすると MAP で複数の情報メッセージおよび警告メッセージが表示される

(ザイリンクス アンサー 21999) SPI-4.2 Lite デザインをインプリメントすると BitGen で複数の情報メッセージおよび警告メッセージが表示される

(Xilinx Answer 22011) UCF に制約例が記述されていない

(ザイリンクス アンサー 19999) 「ERROR:BitGen:169 - This design contains one or more evaluation cores for which bitstream generation is not supported」というエラーメッセージが表示される

シミュレーションに関する一般的な問題

(ザイリンクス アンサー 34568) MMCM がロックしないために VCS を使用したシミュレーションでエラーになる

(ザイリンクス アンサー 21319) タイミング シミュレーションでデータが一致しないというエラー メッセージ「TDat Error」が表示される

(ザイリンクス アンサー 22001) ソースによるパケットのセグメント化で警告メッセージが表示される

(ザイリンクス アンサー 21350) デモ テストベンチを使用すると RDat プロトコル違反に関する警告メッセージが表示される

(ザイリンクス アンサー 21322) タイミング シミュレーション エラー (セットアップ、ホールド、リカバリ違反) が発生する

(ザイリンクス アンサー 22026) SPI-4.2 Lite デザインをシミュレーションすると「Error: /X_ODDR HOLD Low VIOLATION ON D1 WITH RESPECT TO C;」というエラー メッセージが表示される

ハードウェアの問題

(ザイリンクス アンサー 20022) 固定スタティック アライメントを使用する場合、ターゲット システムのシステム マージンが最大となり、電圧、温度、プロセス (複数のチップ) が変動しても正しく動作するようにするため、最適な IOBDELAY (ISERDES) 値または DCM の位相シフト値を判断する必要がある

v5.1 Rev2 での既知の問題 (v5.1 および v5.1 Rev1 では発生しない問題)

(ザイリンクス アンサー 34252) 11.5 データシートの Virtex-6 BRAM リソース使用率が正しくない

改訂履歴

2009 年 06 月 24 日 - 初期リリース

2009 年 9 月 16 日 - v5.1 Rev1 パッチおよび ISE 11.3 用にアップデート

2010 年 1 月 19 日 - アンサー #34156 を追加

2010 年 3 月 3 日 - Rev2 用にアップデート

AR# 32767
日付 05/19/2012
ステータス アーカイブ
種類 既知の問題
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