AR# 32768

LogiCORE RapidIO v5.3 - ISE 11.2 でのリリースノートおよび既知の問題

説明

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このアンサーでは、ISE 11.2 でリリースされた Serial RapidIO v5.3 コアのリリースノートと既知の問題を示します。次の内容が記載されています。

- 新機能
- 修正点
- 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザインツール要件は、次の『IP リリースノートガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

新機能

- ISE 11.2 ソフトウェアをサポート
- Virtex-6 Verilog をサポート-

v5.3 の修正点

- なし

v5.3 の既知の問題

- Virtex-6 ソリューションは、ハードウェア検証中です。

- (Xilinx Answer 32614) PHY で RX フレームの CRF ビットが正しく渡されない
- 修正予定のバージョン : v5.4
- CR# 519603

- (Xilinx Answer 32195) Virtex-4 FXT 3.125G、4x コアでタイミングが満たされないことがある
- 修正予定のバージョン : v5.4
- CR# 506364

- (Xilinx Answer 32188) Virtex-5 FXT コアでデータエラーが発生したり、「input-error stopped」ステートになる
- 修正予定のバージョン : v5.4
- CR# 510781 - Virtex-5 GTX クロック補正ロジックで 8b/10b 後のデータが破損することがある

- (Xilinx Answer 32122) 再伝送抑制サポートビットが間違って 1'b0 になる
- 修正予定のバージョン : v6.0
- CR# 507334

- (Xilinx Answer 32063) バッファレイヤによりシングルサイクル RX パケットが破損する可能性がある
- 修正予定のバージョン : v6.0
- CR# 498073

- (Xilinx Answer 32316) 16 ビットのデバイス ID を使用すると、SWRITE で treq_sof_n の前に treq_vld_n がアサートされることがある
- 修正予定のバージョン : 修正予定なし
- CR# 514611

- (Xilinx Answer 30023) Virtex-4、Virtex-5 LXT/SXT、および Virtex-5 FXT コアコンフィギュレーションで、レーン 2 で x1 モードにリンクアップできません。Lane 0 での Traindown は正しく機能しますが、Virtex-4、Virtex-5 LXT/SXT、および Virtex-5 FXT コンフィギュレーションで Lane 2 の Traindown ができません。 RocketIO トランシーバでは、チャネルボンディングマスタへのリンクアップのみが可能です。
- 修正予定のバージョン : 修正予定なし
- CR# 457109.

- (Xilinx Answer 30021) エラー回復中にコアが再挙貴下されると回復不可能なプロトコルエラーが発生します。エラーからの回復中にコアで初期化が強制的にやり直される場合 (force_reinit) に、このエラーが発生する可能性があります。このような状況が発生すると、回復のクワイエットピリオド中にパケットが送信されます。この状況は、復元可能です。
- 修正予定のバージョン : 修正予定なし
- CR# 457885

- (Xilinx Answer 29522) Synplicity 合成後のインプリメンテーションで UCF のエラーが発生することがあります。Synplicity で生成されたネット名は、XST で生成されたネット名と一致せず、またコアタイプ間で一致しない可能性があります。これらのエラーが発生した場合、UCF ファイルを修正する必要があります。
- 修正予定のバージョン : 修正予定なし
- CR# 447782

- (Xilinx Answer 24982) PNA cause フィールドに反転値が含まれることがあります。このフィールドはデバッグ目的のみに使用され、機能には影響しません。この状況はほとんど発生することはなく、複数の制御シンボルを揃える必要があります。
- 修正予定のバージョン : 修正予定なし
- CR# 436767

(Xilinx Answer 24970) 再初期化で制御シンボルが失われることがあります。これはまれな問題ですが、修正可能です。[Physical Configuration] ページで [Additional Link Request Before Fatal] を 4 に設定し、Link Request または Link Response が失われてもコアがポートエラーステートにならないようにします。
- 修正予定のバージョン : 修正予定なし
- CR# 436768

(Xilinx Answer 24968) 論理 Rx でコア側のストールがサポートされない。Rx バッファで、バッファによるストールサイクルなしで論理レイヤにパケットを供給する必要があります。コアと共に提供されるバッファリファレンスデザインは store および forward バッファであり、この規則に基づいてコンパイルされます。
- 修正予定のバージョン: 修正予定なし
- CR# 436770

(Xilinx Answer 33193) MMCM_ADV Unisim Model で小数点が正しく処理されないため、Virtex-6 1.25Gbs のシミュレーションでエラーが発生する
-CR# 527725
- 修正予定のバージョン : 5.4

(Xilinx Answer 33194) Serial RapidIO - Virtex-6 のカンマアライメントが偶数バイトのバウンダリにのみアラインされるように設定される
-CR# 525309
- 修正予定のバージョン : 修正予定なし

改訂履歴
2009 年 7 月 23 日 - アンサー 33193 および 33194 の追加
2009 年 6 月 24 日- 初期リリース

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AR# 32768
日付	12/15/2012
ステータス	アクティブ
種類	一般

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