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AR# 32769

FIFO Generator v5.2 - ISE 11.2 でのリリース ノートおよび既知の問題

説明

キーワード : CORE Generator, IP, update, fifogen, asynchronous, synchronous, common, clocks, memory, block RAM, BRAM, RAMB16, FIFO16, asynch, asymmetric, non-symmetric, first, word, fall, through, fwft, アップデート, 非同期, 同期, 同相, クロック, メモリ, ブロック RAM, 非対称

このアンサーでは、ISE 11.2 でリリースされた FIFO Generator v5.2 コアのリリース ノートと既知の問題を示します。次の内容が記載されています。

- 一般情報
- 新機能
- 修正点
- 既知の問題
- デバイスの問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、次の『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

一般情報

(Xilinx Answer 22014) FIFO Generator コアを使用した場合、データ カウンタの全幅を選択できない
(Xilinx Answer 22722) FIFO Generator コアのユーザー ガイドの入手先
(Xilinx Answer 24712) FIFO Generator で ECC の SBITERR および DBITERR 出力でトリガするユーザー ロジックのテスト方法
(Xilinx Answer 30029) 制約が設定されていないパスのレポートでのセットアップ/ホールド タイム違反
(Xilinx Answer 31144) FIFO v4.x コアと v3.x 以前のコアの違い

v5.2 の新機能

- ISE 11.2 サポート

- Virtex-6 および Spartan-6 デバイスのサポート

- (Xilinx Answer 32738) FULL、EMPTY、ALMOST_FULL、ALMOST_EMPTY、WRITE_DATA_COUNT、READ_DATA_COUNT、 WR_ACK、VALID、UNDERFLOW および OVERFLOW に対して正確なサイクルになるようにビヘイビア モデルを拡張

- (Xilinx Answer 32737) エンベデッド レジスタを含む RAM ベースの FIFO の DOUT リセット値のサポート


v5.2 の修正点

(Xilinx Answer 31381) Common Clock (ブロック RAM ベース) のビヘイビア モデル シミュレーションで Empty フラグがアサートされない
- バージョン修正 : v5.2
- CR 471467 および 473003

- FIFO ジェネレータのユーザー ガイドで非対称アスペクト比率の記述が間違っている
- バージョン修正 : v5.2
- CR 518140

v5.2 の既知の問題

- Virtex-6 および Spartan-6 ソリューションはハードウェアの有効性が未解決

- Virtex-6 低電力パーツのソフトウェア サポートがこのリリースで追加されましたが、この IP はまだサポートされていないため CORE Generator で生成できません。この問題を回避するには、同等の Virtex-6 LXT デバイスをターゲットにしてプロジェクトを設定し、プレース ホルダ IP を生成しておき、11.3 で Virtex-6 低電力パーツが追加されたときに、IP を再生成できるようにしておきます。12- データシートの電力見積り値は仮の値です。

(Xilinx Answer 24003) Virtex-5 をターゲットとすると NC-Sim で警告メッセージが表示される
(Xilinx Answer 23691) ビルトイン FIFO コンフィギュレーションではビヘイビア モデルがサポートされていない
(Xilinx Answer 20291) シミュレーション中に X_FF RECOVERY および SETUP の警告メッセージが表示される
(Xilinx Answer 20271) RESET でシミュレーション エラーが発生する
(Xilinx Answer 30226) 空の FIFO に書き込む際に PROG_FULL が予測より早くアサートされることがある
(Xilinx Answer 31379) XCO ファイルをインポートするとビルトイン FIFO の読み出し/書き込みクロック周波数を変更できない
(Xilinx Answer 32740) FWFT が使用されると、1:4 および 1:8 の非対称アスペクト比率のビヘイビア モデルで書き込みデータ カウントが正確に動作しない
(Xilinx Answer 32739) Virtex-6 のビルトイン FIFO を使用すると、最後のワードが FIFO から読み出されない
(Xilinx Answer 32988) FIFO36E1 プリミティブをターゲットにする Virtex-6 ビルトイン FIFO が生成できない

改訂履歴
2009 年 6 月 24 日 - 初期リリース
07/06/2009 - 「既知の問題」にアンサー番号 32739 と 32988 を追加
AR# 32769
日付 07/06/2009
ステータス アクティブ
種類 一般
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