UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 32873

MIG 、Virtex-6 FPGA DDR2/DDR3 - シミュレーションでメモリ モデルの違反が誤って発生することがある

説明

MIG Virtex-6 FPGA DDR2/DDR3 SDRAM デザインの OCB 機能では、クロック位相が多少ダイナミックに調整されます。

位相は、数タップほど調整される可能性があります。

たとえばクロック周期 15.000ns など、境界周波数で実行している場合、クロックを最後のクロック エッジから 14.956ns ずらして発生させることがあります。

メモリ モデル チェッカーでは tWR は 15ns と想定するため、14.956ns の場合違反となり、エラーが発生する可能性があります。

ソリューション

これらのシミュレーションでは誤ってメモリ モデル エラーが生成される可能性があります。 

これらの境界周波数でダイナミック補正されるクロック位相が原因で発生するエラーは、実際のシステム (ハードウェア) では問題にならないので、無視しても大丈夫です。  

これらのエラーを回避するには、最小精度の 1 ステップによりクロック周期を増加させます。

AR# 32873
日付 08/20/2014
ステータス アクティブ
種類 一般
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Less
IP
  • MIG
このページをブックマークに追加