MIG Virtex-5 Verilog デザインの合成に Synplify Pro C-2009.03 を使用すると、MAP でエラーが発生します。 これは、Synplify Pro C-2009 で IODELAY_GROUP 属性が正しく認識されないために発生します。合成中にエラーは発生しませんが、生成された EDIF ファイルに MAP でデザインがエラーになる可能性がある不正な値が含まれています。この場合、次のようなエラー メッセージが表示されます。
"ERROR:MapLib:1114 - IDELAYCTRL symbol "u_ddr_idelay_ctrl/u_idelayctrl" (output signal=idelay_ctrl_rdy) has IODELAY_GROUP property "IODELAY_MI". But the design does not contain DELAY element with the same IODELAY_GROUP name."