AR# 32920

SPI-4.2 Lite v5.1 - Virtex-6 デザインのタイミングが PAR でエラーになる場合がある

説明

次のタイミング制約が PAR でエラーになる場合があります。
TS_RDClk_P = PERIOD TIMEGRP ''RDClk_P'' 225 MHz HIGH 50% INPUT_JITTER 0.2 ns

ソリューション

UCF ファイルで次のように変更すると、この問題を回避できます。

1. 次のコードをコメントアウトします。

 # NET "<snk_core_instant_name>/U0/pl4_lite_snk_reset0/rdclk0_rst_gen/reset_out_i*" MAXDELAY = 2.38 ns; 

2. UCF ファイルに次の制約を追加します。

INST "<snk_core_instant_name>/U0/pl4_lite_snk_reset0/rdclk0_rst_gen/reset_out*" TNM = snk_rdclk_reset; 
INST "<snk_core_instant_name>/U0/pl4_lite_snk_io0/virtex*/*IDDR" TNM = snk_iddr; 
TIMESPEC "TS_Snk_reset_iddr" = FROM "snk_rdclk_reset" TO "snk_iddr" "TS_RDClk_P"/ 4 DATAPATHONLY; 
TIMESPEC "TS_Snk_reset_ffs" = FROM "snk_rdclk_reset" TO "FFS" "TS_RDClk_P"; 

コメントアウトされた MAXELAY 制約は、クリティカルではないリセット タイミング パス (TS_Snk_reset_iddr) とクリティカル リセット タイミング パス (TS_Snk_reset_ffs) に置き換えられます。 

この問題は、ISE 12.1 に含まれる v5.2 のコアで修正されています。

改訂履歴 

2009 年 06 月 24 日 - 初期リリース

AR# 32920
日付 05/23/2014
ステータス アーカイブ
種類 一般