説明

Virtex-6 および Spartan-6 デバイスの XST の新機能について

ソリューション

ISE Design Suite 11.2 では、XST で Virtex-6 および Spartan-6 ファミリ用に新しい VHDL/Verilog パーサーが使用されるようになっています。

新しいパーサーにより、ザイリンクスの合成ソリューションがかなり改善されています。

- レコード、多次元配列、レコード配列などの複雑なデータ構造のサポートを含め、VHDL/Verilog 言語のサポートを拡大

- デザイン コーディングの柔軟性をさらに増加

- さまざまな HDL 構文を処理するためにランタイムおよびメモリ使用率をかなり削減

- 複雑な if、then、else、case 文を処理

- ファンクションおよびジェネリックの計算

- 構造的なデザインの処理


ただし、Virtex-5 および Spartan-3 のような古い FPGA の XST スタンダード バージョンでサポートされている構文の中には、VHDL/Verilog LRM に準拠していないものがあります。

新しいパーサーにより拒否されたり、異なって解釈されてしまうこともあります。

このような場合は、新しいパーサーでデザインが問題なく処理されるように VHDL/Verilog コードを変更する必要があります。

また、 Virtex-6 および Spartan-6 ファミリ用の XST では、命名規則も改善されています。

名前はさらに明確に、予測可能なものになります。

ただし、これらの変更は既存の UCF ファイルには適用されないので、修正が必要なこともあります。

このアンサーでは、XST スタンダード バージョンと比較した Virtex-6 および Spartan-6 用の XST の変更点について、Virtex-6 および Spartan-6 にデザインを移行する場合の注意点などについて説明します。


1) Virtex-6 および Spartan-6 デバイスにターゲットを変更する前に、書き直す必要のある HDL 構文のリスト

 


2) HDL 構文 : 変換に関する変更点

トピック	XST のメッセージ	アンサー番号
Don't Care 値	警告/エラーなし	(ザイリンクス アンサー 33034)
異なるサイズのオペランドのある比較演算	Xst:647	(ザイリンクス アンサー 33037)
整数型または浮動小数点型の初期化されていない信号のデフォルト値	HDLCompiler:871	(ザイリンクス アンサー 32985)
Verilog ファイルの合成メタコメントの位置	HDLCompiler:924	(ザイリンクス アンサー 33038)
エラボレート コマンドと構文確認プロセス	警告/エラーなし	(ザイリンクス アンサー 32986)

 


3) 新しい命名規則

アンサー レコード リファレンス

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