AR# 32929

Virtex-6 - 11.x ソフトウェアでの Virtex-6 FPGA に関する既知の問題

説明

ISE Design Suite 11.2、11.3、11.4 または 11.5 ソフトウェア リリースでの Virtex-6 FPGA に関する既知の問題を示します。

* Virtex-6 FPGA 製品デザインでは、12.1 以降の ISE を使用する必要があります。Virtex-6 FPGA 関連の ISE Design Suite 12.x の既知の問題は、(ザイリンクス アンサー 35493) を参照してください。

ソリューション

11.5 :

次の既知の問題ではデザインの変更および再インプリメンテーションが必要です。
(ザイリンクス アンサー 33849)Virtex-6 FPGA MMCM - New Requirements for all MMCMs, VCO minimum frequency, and CLKFBOUT_MULT_F values
(ザイリンクス アンサー 34859) Virtex-6 FPGA Block RAM Design Advisory - Address Space Overlap

Chipscope Pro
(ザイリンクス アンサー 33824) 11.4 ChipScope、IBERT GTH - 「ERROR:sim - Error: ngdbuild failed on prime_top. ERROR:ConstraintSystem:58」というエラー メッセージが表示される
(ザイリンクス アンサー 34674) 11.x ChipScope - IBERT - Virtex-6 GTX : CORE Generator に SX475T および LX550T の GTXE1 区画が表示されない
(ザイリンクス アンサー 34683) 11.x ChipScope - Virtex-6 - IBERT パラメータのスイープ テストでアイの中心でエラーが発生する
(ザイリンクス アンサー 34901)11.5 ChipSocpe - IBERT - 「Error: map failed on chipscope_ibert. ERROR:PhysDesignRules:1997 - The computed value for the VCO operating frequency of MMCM_ADV instance」というエラー メッセージが表示される

EDK
(ザイリンクス アンサー 34564)11.5 EDK - Clock_Generator v3.02.a、Virtex-6 MMCM CLKFBOUT_MULT_F = 2、3、 4 が有効でない
(ザイリンクス アンサー 34678)11.5 EDK、XPS_LL_TEMAC - 「ERROR:PhysDesignRules - Invalid configuration...」というエラー メッセージが表示される

Embedded Tri-mode Ethernet MAC
(ザイリンクス アンサー 33195)Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.3 - GMII および RGMII のセットアップおよびホールド要件を満たすための IDELAY の調整
(ザイリンクス アンサー 33362)Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.3 - コンフィギュレーションによっては、「Warning:Par:468 - Your design did not meet timing」という警告メッセージが表示される

MAP
(ザイリンクス アンサー 34693) 11.5 MAP - ISE 11.5 で発生する LUTRAM トリムの問題に対処するパッチ

MIG
(ザイリンクス アンサー 34094) - MIG v3.3、Virtex-6 FPGA DDR2/DDR3 - MMCM CLKFBOUT_MULT_F = 2、3、4 は無効であるため手動で変更する必要あり

MPMC
(ザイリンクス アンサー 34099) MPMC v5.04.a - 「ERROR:LIT:586 - MMCM_ADV symbol "mpmc_core_0/.../u_mmcm_clk_base" has attribute CLKFBOUT_MULT_F set to a value that is outside the valid range of 5 to 64.」というエラー メッセージが表示される

PCI Express
(ザイリンクス アンサー 33763) - Virtex-6 FPGA Integrated Block Wrapper v1.4、v1.4 rev 1、および v1.4 rev 2 for PCI Express - ISE Design Suite 11.4 および 11.5 のリリース ノートおよび既知の問題
(ザイリンクス アンサー 34611) - Virtex-6 FPGA Integrated Block Wrapper v1.4 rev 2 for PCI Express - ISE 11.5 でリリースされた VHDL ファイル生成をイネーブルにするパッチ
(ザイリンクス アンサー 34612) - Virtex-6 FPGA Integrated Endpoint Block v1.4 for PCI Express - ISE Design Suite 11.4 で生成した v1.4 コアを 11.5 でシミュレーションするとエラーが発生する

SPI-3
(ザイリンクス アンサー 34264) SPI-3 Link Layer v7.1 Rev1 - 11.4 データシートに含まれる Virtex-6 BRAM のリソース使用率が不正
(ザイリンクス アンサー 33779)SPI-3 Link Layer v7.1 および v7.1 Rev1 - 11.4、 および ISE 11.5 ソフトウェアでのリリース ノートおよび既知の問題

SPI 4.2
(ザイリンクス アンサー 33313) SPI4.2 v9.3、v9.3 Rev1 および v9.3 Rev2 - ISE 11.3/11.4/11.5 のリリース ノートおよび既知の問題
(ザイリンクス アンサー 34252) SPI-4.2 Lite v5.1 Rev2 - 11.5 のデータシートの Virtex-6 BRAM リソース使用率が正確ではない

10-Gigabit Ethernet MAC v9.3
(ザイリンクス アンサー 34783)LogiCORE IP 10-Gigabit Ethernet MAC v9.3 - Virtex-6 FPGA ブロック RAM をパラメータ指定するとシミュレーション中にメモリ衝突が発生する可能性がある

Tri-Mode Ethernet MACv4.3
(ザイリンクス アンサー 34764)LogiCORE IP Tri-Mode Ethernet MAC v4.3 - Virtex-6 FPGA ブロック RAM パラメータ指定がするとシミュレーションおよび不正操作中にメモリ衝突が発生する可能性がある



11.4 :

次の既知の問題ではデザインの変更および再インプリメンテーションが必要です。
(ザイリンクス アンサー 34164)Virtex-6 11.4 ISE - Virtex-6 FPGA デザインのインプリメンテーションを ISE 11.5 以降のソフトウェアで再実行する必要あり
(ザイリンクス アンサー 33849)Virtex-6 FPGA MMCM - MMCM の新しい要件、VCO 最小周波数、CLKFBOUT_MULT_F 値

* 非同期クロックを使用した Read First モードでのすべての Virtex-6 ブロック RAM 操作において、ブロック RAM の読み出しおよび書き込み衝突を避けるためにアップデートが必要な IP があります。この影響を受ける IP を次に示します。

ChipScope Pro
(ザイリンクス アンサー 33701) 11.3 ChipScope IBERT - 「ERROR:HDLCompiler:1318 - "<path>/xsdb_bus_controller.vhd" Line 416: Left bound value <15> of slice is out of range [7:0] of array <sl_sel_i>」というエラー メッセージが表示される
(ザイリンクス アンサー 33524) 11.3 ChipScope Pro analyzer - IBERT - Virtex-6/Spartan-6 FPGA 用の IBERT コアを生成しようとすると CORE Generator がクラッシュする
(ザイリンクス アンサー 33920) 11.x ChipScope Pro tool - IBERT - Virtex-6 FPGA - Reflck のクロック パターンが不正になる

Clocking Wizard
(ザイリンクス アンサー 33938) 11.4 Clocking Wizard - Virtex-6 FPGA MMCM のダイナミック位相シフトが正しくコンフィギュレーションされない

Constraints Editor
(ザイリンクス アンサー 32483) 11.1 既知の問題 - Constraints Editor - クロックに対して NET PERIOD 制約が「NA」と表示される

CORE Generator
(ザイリンクス アンサー 33728) 11.3 ライセンス- 無償のライセンスが付与されている IP コアを生成またはインプリメンテーションできず「No license for component <IP coren name> found」というエラー メッセージが表示される
(ザイリンクス アンサー 33933) 11.4 CORE Generator - iBERT IP コアを生成しようとすると「_wincg.exe has encountered a problem and needs to close」というエラー メッセージが表示される

CORE Generator Block Memory Generator
(ザイリンクス アンサー 33322) Block Memory Generator v3.3 - Virtex-6 デバイスの Simple Dual Port (SDP) ブロック メモリをシミュレーションすると CLKARDCLK と REGCEAREGCE の間にセットアップ違反が見つかる
(ザイリンクス アンサー 34259) Block Memory Generator v3.3 - ブロック RAM の競合要件がみたされない

CORE Generator FIFO Generator
(ザイリンクス アンサー 33395) FIFO Generator v5.3 - Virtex-6 デバイスのビルトイン FIFO で DOUT リセット値が正しく動作しない

CORE Generator MIG
(ザイリンクス アンサー 33832) MIG v3.3, Virtex-6 FPGA DDR3 DIMM - 2 つの DIMM を使用するデータ幅のデザインに対して CK/CK#、CS、および ODT のセットが 2 つ割り当てられない
(ザイリンクス アンサー 33807) MIG v3.3、Virtex-6 FPGA, DDR2/DDR3 - バースト長が 4 のデザインで読み出しを数回実行した後 VHDL トラフィック ジェネレータが停止する
(ザイリンクス アンサー 33831) MIG v3.3、Virtex-6 QDRII+ FPGA - [Bank Selection] ページでターミナル コンソール ウィンドウに警告メッセージが表示される

CORE Generator MIG DDR2 SDRAM
(ザイリンクス アンサー 33804) MIG v3.3、Virtex-6 FPGA, DDR2 - タイミング パラメータ tRC min は 2T タイミングの CAS Latency (CL) が 4 の場合違反になる
(ザイリンクス アンサー 33803) MIG v3.3、Virtex-6 FPGA, DDR2/DDR3 - データ マスクを使用して個々のバイトをマスクすると、Read Modify Write コマンドが正しく実行されない

CORE Generator MIG DDR3 SDRAM
(ザイリンクス アンサー 33441) MIG v3.2、v3.3、Virtex-6 FPGA DDR2/DDR3 - 位相検出に関連する周期的読み出しが tPRDI タイミング パラメータに基づいて正しく送信されない
(ザイリンクス アンサー 33418) MIG v3.2, v3.3, Virtex-6 FPGA DDR3 - RDIMM を CWL=7 でターゲットにすると、OTF モードで正しい書き込みデータが駆動されない

CORE Generator PCI Express
(ザイリンクス アンサー 33834) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - VHDL フローを使用している場合にコンポーネント名 「core」 を使用するとインプリメンテーションでエラーが発生する
(ザイリンクス アンサー 32934) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - GEN 2 モードの操作には 250MHz のリファレンス クロックが必要
(ザイリンクス アンサー 33837) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - v.1.4 リリース では x8 GEN2 動作が Virtex-6 HXT デバイスでサポートされない
(ザイリンクス アンサー 33835) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - x8 GEN 2 のタイミング クロージャに役立つエリア グループ
(ザイリンクス アンサー 33836) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - スピード グレード -2 で Virtex-6 LX130T デバイスをターゲットにすると x8 GEN 2 コアが生成できない
(ザイリンクス アンサー 34033)Virtex-6 Integrated Block Wrapper for PCI Express - ES シリコンで v1.4 コアのトレーニングがエラーになることがある

CORE Generator POS PHY Lite
(ザイリンクス アンサー 32920) SPI-4.2 Lite v5.1 - Virtex-6 が PAR でタイミング エラーになることがある

CORE Generator RapidIO
(ザイリンクス アンサー 33453) Serial RapidIO v5.4 - core_clk.vhd を使用すると VHDL サンプル デザインでシミュレーション エラーが発生する

CORE Generator Ten Gigabit Ethernet RXAUI
(ザイリンクス アンサー 33486) LogiCORE XAUI v9.1 and RXAUI v1.1 - Spartan-6 デバイス GTP および Virtex-6 デバイス GTX ラッパでブロック レベルのリセット ロジックをアップデートする必要がある
(ザイリンクス アンサー 33488) LogiCORE XAUI v9.1 and RXAUI v1.1 - Virtex-6 FPGA GTX のパワーダウン リセット ロジックのアップデートが必要

MAP
(ザイリンクス アンサー 33743) 11.3 11.3 Virtex-6 FPGA MAP - IBUFDS_GTXE1 コンポーネントに関連するロジックの自動削除動作の変更
(ザイリンクス アンサー 33340) 11.2 MAP/PAR - ISE 11.2 でサポートされるマルチスレッドについて
(ザイリンクス アンサー 33576)Virtex-6 MMCM、11.3 MAP - バンド幅が Low に設定される場合に PDF 周波数が 300MHz を超えると、MMCM がロックせず、「Error:PhysDesignRules:2045」というエラー メッセージが表示される

PAR
(ザイリンクス アンサー 33021) 11.2 Virtex-6 Place - Designs with very low utilization may have very poor QOR
(ザイリンクス アンサー 33377) MIG v3.2, v3.3, Virtex-6 FPGA RLDRAMII - Design is unroutable when Debug Signals are turned on

PlanAhead
(ザイリンクス アンサー 33189) 11.2 PlanAhead - Device および Package ビューでバンクの表示色が間違って表示される

RocketIO Virtex-6 GTX Wizard
(ザイリンクス アンサー 33454) Serial RapidIO v5.4 - Virtex-6 FPGA ハードウェア検証のアップデート

SPI-3 Link Layer
(ザイリンクス アンサー 33809) SPI-3 Link Layer v7.1 - Virtex-6 FPGA コアのタイミング シミュレーションでブロック RAM でのメモリ衝突エラーがレポートされる
(ザイリンクス アンサー 34157) SPI-3 v7.1 - ブロック RAM のメモリ衝突が発生する可能性があるため、Virtex-6 FPGA コアは製品には使用不可

SPI-4.2
(ザイリンクス アンサー 34155) SPI4.2 v9.3 - ブロック RAM のメモリ衝突が発生する可能性があるため、Virtex-6 コアは製品には使用不可
(ザイリンクス アンサー 34156) SPI4.2 Lite v5.1 - ブロック RAM のメモリ衝突が発生する可能性があるため、Virtex-6 コアは製品には使用不可

System Generator
(ザイリンクス アンサー 33877) 11.4 System Generator for DSP - 「ERROR:HDLCompiler:377 - Entity port sl_addrack does not match with type std_logic of component port sl_addrack is declared here」というエラー メッセージが表示される

タイミングおよび制約
(ザイリンクス アンサー 33927) 11.4 MAP - 「ERROR:Place:864 - Incompatible IOB's are locked to the same bank 0」というエラー メッセージが表示される


11.3:

一般
(ザイリンクス アンサー 32959) Virtex-6、Spartan-6 - Virtex-6 および Spartan-6 の電気的シミュレーション モデルのリリース時期
(ザイリンクス アンサー 33515) Virtex-6 HXT デバイスの既知の問題

ChipScope Pro
(ザイリンクス アンサー 33242) 11.2、11.3 ChipScope Pro Analyzer IBERT - サンプリング ポイント スライダーを移動すると、EYE_SCAN_MODE 属性が auto から manual に変更されるl

Constraints Editor
(ザイリンクス アンサー 32483) 11.1 既知の問題 - Constraints Editor - クロックに対して NET PERIOD 制約が「NA」と表示される

CORE Generator Block Memory Generator
(ザイリンクス アンサー 33322) Block Memory Generator v3.3 - Virtex-6 デバイスの SDP メモリをシミュレーションするとセットアップ違反が発生する

CORE Generator FIFO Generator
(ザイリンクス アンサー 33395) FIFO Generator v5.3 - Virtex-6 デバイスのビルトイン FIFO で DOUT リセット値が正しく動作しない

CORE Generator MIG
(ザイリンクス アンサー 33403) MIG v3.2、Virtex-6 FPGA DDR2/DDR3 - シミュレーションでポートの接続サイズが不一致であるため警告メッセージが表示される
(ザイリンクス アンサー 33415) MIG v3.2、Virtex-6 FPGA DDR2DDR3 - マスタ バンクが必要なのにマスタ バンクの選択がイネーブルになっていない
(ザイリンクス アンサー 33389) MIG v3.2、Virtex-6 FPGA DDR3 - コンポーネント ベースのデザインに対して ODT 値が不正に設定されている
(ザイリンクス アンサー 33405) MIG v3.2 Virtex-6 FPGA DDR2/DDR3 - データ マスクがディスエーブルになると、BitGen で PhysDesignRules エラーが発生する
(ザイリンクス アンサー 33440) MIG v3.2、Virtex-6 FPGA DDR2 - ODT がディスエーブルになると (RTT_NOM = 0)、キャリブレーション直後に ODT が誤ってアサートされる
(ザイリンクス アンサー 33420) MIG v3.2, Virtex-6 FPGA DDR2 - RDIMM デバイスの CL=6 がサポートされない
(ザイリンクス アンサー 33409) MIG v3.2、Virtex-6 FPGA DDR2 および DDR3 - Traffic Generator (example_design) で DDR2 BL=4 および 72 ビット以上の DDR2/DDR3 データ幅がサポートされない
(ザイリンクス アンサー 33443) MIG v3.2、Virtex-6 FPGA DDR2/DDR3 - Read Modified Write コマンドに関連付けられた Read コマンドが Auto-Precharge 付きの Read として発行される
(ザイリンクス アンサー 33439) MIG v3.2、Virtex-6 FPGA DDR2/DDR3 - データ幅が 120 ビットの ECC がサポートされない
(ザイリンクス アンサー 33441) MIG v3.2、Virtex-6 DDR2/DDR3 - 位相検出に関連する周期的読み出しが tPRDI タイミング パラメータに基づいて正しく送信されない
(ザイリンクス アンサー 33418) MIG v3.2, Virtex-6 FPGA DDR3 - CWL=7 の RDIMM をターゲットにすると、OTF モードで正しい書き込みデータが駆動されない
(ザイリンクス アンサー 33419) MIG v3.2、Virtex-6 FPGA DDR3 - RDIMM デバイスの CWL=8 がサポートされない
(ザイリンクス アンサー 33413) MIG v3.2、Virtex-6 FPGA QDRII+ SRAM - 出力された example_top.ucf にシステム クロック周期制約が含まれず、間違った BUFR 制約が含まれる
(ザイリンクス アンサー 33375) MIG v3.2、Virtex-6 FPGA RLDRAMII - 18、-25、-25E、-33 デバイスの tRC 違反を回避する有効なコンフィギュレーション
(ザイリンクス アンサー 33402) MIG v3.2、Virtex-6 FPGA RLDRAMII - データ マスク信号が書き込みパスを介して正しく伝搬されない - (RTL 変更が必要)
(ザイリンクス アンサー 33376) MIG v3.2、Virtex-6 FPGA RLDRAMI - 370MHz で実行している -18 デバイスでシミュレーションを実行すると MAX tCK 違反が発生する

CORE Generator POS PHY Lite
(ザイリンクス アンサー 32920) SPI-4.2 Lite v5.1 - Virtex-6 デザインのタイミングが PAR でエラーになる場合がある

CORE Generator Ten Gig Ethernet XAUI および RXAUI
(ザイリンクス アンサー 33486) LogiCORE XAUI v9.1 and RXAUI v1.1 - LogiCORE XAUI v9.1 および RXAUI v1.1 - Spartan-6 デバイス GTP および Virtex-6 デバイス GTX ラッパでブロック レベルのリセット ロジックをアップデートする必要がある
(ザイリンクス アンサー 33488) LogiCORE XAUI v9.1 および RXAUI v1.1 - Virtex-6 FPGA GTX のパワーダウン リセット ロジックのアップデートが必要

CORE Generator PCI Express
(ザイリンクス アンサー 32932) Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - VHDL デザイン例およびテストベンチが含まれない
(ザイリンクス アンサー 32915) Virtex-6 - 8 レーン Gen 2 Integrated Block モードでは、trn_rnp_ok_n 信号の使用はサポートされない
(ザイリンクス アンサー 32934) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - GEN 2 モードの操作には 250MHz のリファレンス クロックが必要
(ザイリンクス アンサー 33127) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - ML605 に対して sys_clk の UCF 制約が不正
(ザイリンクス アンサー 33106) Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - ModelSim シミュレーションで階層にすべての信号が表示されない

MAP
(ザイリンクス アンサー 33340) 11.2 MAP/PAR - 11.2 MAP/PAR - ISE 11.2 でサポートされるマルチスレッドについて

PAR
(ザイリンクス アンサー 32922) SPI-4.2 Lite v5.1 - Virtex-6 デザインを実行すると MAP で「ERROR:Place:418 - Failed to execute IOB Placement」というエラー メッセージが表示される
(ザイリンクス アンサー 33021) 11.2 Virtex-6 配置 - 使用率の非常に低いデザインの QOR が非常に悪い場合がある
(ザイリンクス アンサー 33362) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.3 - コンフィギュレーションによって「Warning:Par:468 - Your design did not meet timing」という警告メッセージが表示される
(ザイリンクス アンサー 33377) MIG v3.2、Virtex-6 FPGA RLDRAMII - デバッグ信号がオンのときにデザインを配線できない
(ザイリンクス アンサー 33517) 11.3 Virtex-6 配置 - GTX コンポーネントに LOC 制約が付けらていてこれに対応する IBUFDS に LOC 制約が付けられていないと、配置フェーズ 1.1 でクラッシュする
(ザイリンクス アンサー 33576)Virtex-6 MMCM、11.3 MAP - バンド幅が Low に設定される場合に PDF 周波数が 300MHz を超えると、MMCM がロックせず、「Error:PhysDesignRules:2045」というエラー メッセージが表示される

タイミングおよび制約
(ザイリンクス アンサー 33363) Virtex-6 Embedded Tri-mode Ethernet MAC Wrapper v1.3 - 16 ビットのクライアント インターフェイスを使用した場合、一部のクライアント側のイーサネット MAC 信号を解析するのに間違ったクロックが使用される


11.2:

一般
(ザイリンクス アンサー 32862) 低消費電力 Virtex-6 -1L デバイスの既知の問題 (IP およびサードパーティ合成のサポート制限)
(ザイリンクス アンサー 32959) Virtex-6、Spartan-6 - Virtex-6 および Spartan-6 の電気的シミュレーション モデルのリリース時期
(ザイリンクス アンサー 33126) Virtex-6 ブロック RAM - データシートにリストされている最大周波数の制限がソフトウェアでの制限と異なる
(ザイリンクス アンサー 33124) Spartan-6 および Virtex-6 - ISE 11.2 Design Suite 用の General ES パッチ

ChipScope
(ザイリンクス アンサー 32783) 11.2 ChipScope Pro - IBERT - 「ERROR:sim - Error: map failed on chipscope_ibert. ERROR:Pack:1107ERROR:Pack:1107」というエラー メッセージが表示される
(ザイリンクス アンサー 32910) 11.2 ChipScope Pro - 「ERROR - Device 1 Unit 1000」というエラー メッセージが表示される

Constraints Editor
(ザイリンクス アンサー 32837) 11.1 Constraints Editor - OFFSET IN 制約に対してクロック ポートが入力パッドとしてリストされる
(ザイリンクス アンサー 32835) 11.2 Constraints Editor - [Validate Constraints] をクリックした後変更した PERIOD 制約の値が元に戻ってしまう

PAR
(ザイリンクス アンサー 32822) 11.2 Virtex-6 MAP - 「ERROR:Place:1164 - The clock source component ...」というエラー メッセージが表示される

iMPACT
(ザイリンクス アンサー 32724) 11.2 iMPACT - AES F フューズ レジスタをプログラムした後に暗号化されていない圧縮されたビットストリームをプログラムしようとすると iMPACT がクラッシュする
(ザイリンクス アンサー 32781) 11.2 iMPACT - 11.2 iMPACT -Efuse プログラムが Linux でディスエーブルにされている
(ザイリンクス アンサー 32827) 11.2 iMPACT - Virtex-6 FPGA の間接的 BPI プログラムのサポート

シミュレーション ライブラリ
(ザイリンクス アンサー 32916) SPI-4.2 v9.2 - SDFMAX を使用した場合に Virtex-6 Verilog タイミング シミュレーションが機能しない

GTP Wizard
(ザイリンクス アンサー 32996) Virtex-5/Virtex-6 GTP/GTX および Spartan-6 GTP Transceiver Wizard - インプリメントしたサンプル デザインでタイミングが満たされない

CORE Generator MIG
(ザイリンクス アンサー 32872) MIG v3.1、Virtex-6 - 「# ** Error: (vsim-8604) NaN results from division operation」というエラー メッセージが表示される
(ザイリンクス アンサー 32873) MIG v3.1、Virtex-6 DDR2/DDR3 - シミュレーションで誤ったメモリ モデルの違反が発生することがある
(ザイリンクス アンサー 32830) MIG v3.1、Virtex-6 DDR2 - デフォルトのバンクが使用されるときでも GUI で [Master Bank] を選択する必要がある
(ザイリンクス アンサー 32839) MIG v3.1、Virtex-6 DDR2/DDR3 - 0 以外の Additive Latency 値がサポートされない
(ザイリンクス アンサー 32870) MIG v3.1、Virtex-6 QDRII+ SRAM - MIG でデータ読み出しグループ バンクの選択が適切に制限されず、MAP で「ERROR: Place:906」というエラー メッセージが表示される
(ザイリンクス アンサー 32868) MIG v3.1、Virtex-6 - 合成で KEEP_HIERARCHY オプションをイネーブルにすると BitGen で「ERROR:PhysDesignRules:368」というエラー メッセージが表示される
(ザイリンクス アンサー 32930) MIG v3.1、Virtex-6 DDR3 - キャリブレーションをスキップし、メモリのオーバーフロー エラーを回避するためにシミュレーションのテストベンチ (sim_tb_top.v) に必要な変更
(ザイリンクス アンサー 32925) MIG v3.1、Virtex-6 QDRII+ - キャリブレーション ロジックに問題があるため phy_read_stage1_cal.v モジュールのアップデートが必要

CORE Generator POS PHY Lite
(ザイリンクス アンサー 32920) SPI-4.2 Lite v5.1 - Virtex-6 デザインのタイミングが PAR でエラーになる場合がある

MPMC
(ザイリンクス アンサー 32861) 11.2 EDK、MPMC v5.02.a - 「ERROR:EDK:3193 C_MEM_PARTNO (mpmc) The parameter C_MEM_PARTNO=<part> is not found in the memory database」というエラー メッセージが表示される

Clocking Wizard
(ザイリンクス アンサー 32966) 11.2 Clocking Wizard - Virtex-6 MMCM の COMPENSATION 属性を ZHOLD に設定する必要がある

CORE Generator PCI Express
(ザイリンクス アンサー 32742) Virtex-6 - Integrated Block Wrapper v1.2 for PCI Express - ISE Design Suite 11.2 でのリリース ノートおよび既知の問題
(ザイリンクス アンサー 32914) Virtex-6 - New Source Wizard を使用してコアを生成しようとするとエラーが発生する
(ザイリンクス アンサー 32915) Virtex-6 - 8 レーン Gen 2 Integrated Block モードでは、trn_rnp_ok_n 信号の使用はサポートされない
(ザイリンクス アンサー 32918) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - x8 Gen 2 モードで trn_rsof_n がアサートされないのに trn_reof_n がアサートされる
(ザイリンクス アンサー 32921) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - 512 バイトの MPS 機能を使用する x8 Gen 2 モードのデザインをインプリメントするとタイミング エラーが発生する
(ザイリンクス アンサー 32923) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - 8 レーン Gen 2 モードの動作では Programmed Power Management Mode (PPM) L1 ステートはサポートされない
(ザイリンクス アンサー 32931) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - ML605 開発ボードを選択した場合にデフォルト以外のユーザー インターフェイス周波数がサポートされない
(ザイリンクス アンサー 32932) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - VHDL デザイン例およびテストベンチが含まれない
(ザイリンクス アンサー 32933) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - このリリースではルート ポート モードはサポートされない
(ザイリンクス アンサー 32934) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - GEN 2 モードの操作には 250MHz のリファレンス クロックが必要
(ザイリンクス アンサー 32935) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - implement.bat ファイルに含まれる UCF ファイルへのパスが不正になる

Virtex-6 FPGA に関連しない一般的な既知の問題

ISE Design Suite の既知の問題については、 (ザイリンクス アンサー 32147) を参照してください。

特定 IP に関する既知の問題については、IP のリリース ノートを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
AR# 32929
日付 06/29/2010
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略