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AR# 32934

Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - Gen 2 用に 100MHz のリファレンス クロックをイネーブルにする方法

説明

既知の問題 : v1.4、v1.3、v1.2

Virtex-6 FPGA Integrated Block for PCI Express のクロックには、Gen 1 および Gen 2 アプリケーションの両方で 100、125、または 250MHz のいずれかを使用できます。 クロックの詳細は、(ザイリンクス アンサー 18329) を参照してください。

現在の v1.4 リリースでは、CORE Generator のカスタマイズ プロセス中にユーザーが 100MHz を選択できないようになっています。どうすれば 1.4 リリースで 100MHz を選択できますか。

ソリューション

100MHz オプションは Gen 2 アプリケーションで完全にサポートされるので、GUI で 100MHz がサポートされていなくても、100MHz 用にボードをレイアウトできます。ISE 12.1 ソフトウェアの v1.5 リリースでは、Gen 2 アプリケーションで 100MHz のリファレンス クロックが選択できるようになっています。

ISE 11.5 では、<Core>/source ディレクトリにある gtx_wrapper_v6.v/vhd ファイルを次のリンクの ZIP ファイルに含まれる該当するファイルに置き換え、次の変更を加える必要があります。

http://www.xilinx.com/txpatches/pub/applications/pci/ar32934.zip

  1. <Core_Name>/source ディレクトリに含まれる最上位 Verilog または VHDL ファイル (v6_pcie_v1_5.v/vhd など) で、ジェネリック リストの REF_CLK_FREQ を 2 から 0 に変更します。ファイル名は、コアのカスタマイズ プロセスで入力したコア名と同じです。
  2. Verilog デザインのシミュレーション用には、次の変更を加えます。
    1. simulation/functional/board.v を次のように変更します。
      • ファイルの冒頭でパラメータ REF_CLK_FREQ を 2 から 0 に変更します。このパラメータは、「parameter REF_CLK_FREQ 2」と定義されています。
      • xilinx_pcie_2_0_rport モジュール インスタンスで REF_CLK_FREQ を 0 に変更します。
    2. simulation/functional/board_common.v で SYS_CLK_COR_HALF_CLK_PERIOD を 2000 から 5000 に変更します。
  3. VHDL デザインのシミュレーション用には、<Core>/simulation/functional/board.vhd に次の変更を加えます。
    • エンティティ ボードのジェネリック マップ : REF_CLK_FREQ : integer := 0;
    • sys_clk_gen のインスタンス CLK_GEN_RP のジェネリック マップ : CLK_FREQ => 100
    • sys_clk_gen_ds のインスタンス CLK_GEN_EP のジェネリック マップ : CLK_FREQ => 100
  4. XCF ファイルに次の変更を加えます。
    • TIMESPEC "TS_SYSCLK" = PERIOD "SYSCLK" 100 MHz HIGH 50 %;
    • TIMESPEC "TS_CLK_125" = PERIOD "CLK_125" TS_SYSCLK*1.25;
    • TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*2.5 HIGH 50 %;
    • デザインが x1 Gen2 の場合は次もアップデート : TIMESPEC "TS_USR_CLK" = PERIOD "CLK_USR" TS_SYSCLK/1.6 HIGH 50 %;
  5. UCF に次の変更を加えます。
    • TIMESPEC "TS_SYSCLK" = PERIOD "SYSCLK" 100 MHz HIGH 50 % <>;
    • TIMESPEC "TS_CLK_125" = PERIOD "CLK_125" TS_SYSCLK*1.25 HIGH 50 % <>;
    • TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*2.5 HIGH 50 % <>;
    • デザインが x1 Gen2 の場合は次もアップデート : TIMESPEC "TS_USER_CLK" = PERIOD "CLK_USER_CLK" TS_SYSCLK/1.6 HIGH 50 % <>;
    • デザインが x8 Gen2 の場合は次もアップデート : TIMESPEC "TS_CLK_500" = PERIOD "CLK_500" TS_SYSCLK*5 HIGH 50 % PRIORITY 1;

変更履歴
2010 年 3 月 22 日- Gen2 で 100MHz をイネーブルにする手順を追加
2010 年 2 月 22 日 - 250MHz のみの制限を削除し、Gen 2 での 100MHz サポートを追加
2009 年 12 月 2 日 - 11.4 用にアップデート
2009 年 9 月 16 日 - ISE Design Suite 11.3 およびラッパ v1.3 に関するアップデート
2009 年 6 月 24 日- 初期リリース

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33763 Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - ISE Design Suite 11.4 および 11.5 のリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

AR# 32934
日付 05/22/2012
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LXT
  • Virtex-6 SXT
ツール
  • ISE Design Suite - 11.4
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
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